1、1第三章第三章 多层次的存储器多层次的存储器3.1存储器概述3.2SRAM存储器3.3DRAM存储器3.4只读存储器和闪速存储器3.5并行存储器3.6Cache存储器 3.7虚拟存储器3.8奔腾系列机的虚存组织返回23.1 存储器概述存储器概述3.1.1 存储器的分类3.1.2 存储器的分级3.1.3 主存储器的技术指标返回33.1.1 存储器的分类存储器的分类l按存储介质分类：磁表面/半导体存储器l按存取方式分类：随机/顺序存取（磁带）l按读写功能分类：ROM，RAMlRAM：双极型/MOSlROM：MROM/PROM/EPROM/EEPROMl按信息的可保存性分类：永久性和非永久性的l按存
2、储器系统中的作用分类：内部存储器、外部存储器1、按存储介质分类l半导体存储器(semi-conductor memory)：随机存取存储器（简称RAM）和只读存储器（只读ROM）体积小、功耗低、存取时间短、易失性。l磁表面存储器：磁盘、磁带、磁鼓l磁芯存储器：硬磁材料的环状元件l光盘存储器：激光、磁光3.1.1 存储器的分类存储器的分类1、按存储介质分类按存储介质分类2、按数据的可保存性分类、按数据的可保存性分类l随机存储器（Random Access Memory,RAM）l易失性l静态随机存储器、动态随机存储器l只读存储器（Read Only Memory,ROM）l非易失性l掩膜型只读存
3、储器（ROM）、可编程只读存储器（PROM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）2、按数据保存方式分类、按数据保存方式分类可擦除可编程只读存储器可擦除可编程只读存储器 EPROM紫外线接收窗紫外线接收窗2、按数据保存方式分类、按数据保存方式分类电可擦除可编程只读存储器（电可擦除可编程只读存储器（EEPROM）2、按数据保存方式分类、按数据保存方式分类Flash存储器存储器关于闪存关于闪存lFlash-ROM已经成为了目前最成功、最流行的一种固态内存，与EEPROM 相比具有读写速度快，而与RAM相比具有非易失、以及价廉等优势。lIntel于1988年
4、首先开发出NOR flash技术l芯片内执行（XIP，eXecute In Place），不必再把代码读到系统RAM中。NOR flash读速度较快，写入和擦除速度较慢。l1989年东芝公司发表了NAND flash 技术lNAND 结构能提供极高的单元密度，可以达到高存储密度，并且写入和擦除的速度也很快，这也是为何所有的U盘都使用NAND闪存做为存储介质的原因。应用NAND的困难在于闪存和需要特殊的系统接口。接口复杂。103.1.2 存储器的分级存储器的分级目前存储器的特点是：速度快的存储器价格贵，容量小；价格低的存储器速度慢，容量大。在计算机存储器体系结构设计时，我们希望存储器系统的性能高
5、、价格低，那么在存储器系统设计时，应当在存储器容量，速度和价格方面的因素作折中考虑，建立了分层次的存储器体系结构如下图所示。113.1.2 存储器的分级存储器的分级l高速缓冲存储器简称cache，它是计算机系统中的一个高速小容量半导体存储器。l主存储器简称主存，是计算机系统的主要存储器，用来存放计算机运行期间的大量程序和数据。l外存储器简称外存，它是大容量辅助存储器。CAI3.1.2 存储器的分级存储器的分级l寄存器l高速缓冲存储器（cache）l主存储器l辅助存储器3.1.2 存储器的分级存储器的分级l寄存器l高速缓冲存储器(Cache)l主存储器l辅助存储器为什么要采取为什么要采取金字塔型
6、层次金字塔型层次结构呢？结构呢？存储器指标存储器指标l存储器有3个重要的指标：速度、容量和每位价格，一般来说，速度越快，位价越高；容量越大，位价越低，容量大，速度就越低。上述三者的关系：高高低低小小大大快快慢慢外存外存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位CPUCPU内存内存磁盘、磁带、光盘磁盘、磁带、光盘 高速缓冲存储器（高速缓冲存储器（CacheCache）Flash MemoryFlash Memory存存储储器器主存储器主存储器辅助存储器辅助存储器MROMMROMPROMPROMEPROMEPROMEEPROMEEPROMR
7、AMRAMROMROM静态静态 RAMRAM动态动态 RAMRAM存储器分类总结存储器分类总结二、存储器的层次结构二、存储器的层次结构1、存储器各层位置及特点低低CPU主主存存硬硬盘盘光盘光盘磁带磁带控制器控制器运算器运算器寄存器寄存器cache二、存储器的层次结构二、存储器的层次结构1、存储器各层位置及特点高高低低小小大大快快慢慢辅存辅存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位CPUCPU主机主机二、存储器的层次结构二、存储器的层次结构1、存储器各层位置及特点高高低低小小大大快快慢慢辅存辅存寄存器寄存器缓存缓存主存主存磁盘磁盘光盘光
8、盘磁带磁带光盘光盘磁带磁带速度速度容量容量 价格价格 位位CPUCPU主机主机目标：高速度、大容量、低成目标：高速度、大容量、低成本。本。具体来说：具体来说：接近高速缓存的速度、接近辅接近高速缓存的速度、接近辅存的容量、接近辅存的平均每存的容量、接近辅存的平均每位成本。位成本。2、两个主要层次、两个主要层次l缓存主存层次主要解决速度匹配和成本问题l主存辅存层次主要解决速度、容量、成本问题缓存缓存CPU主存主存辅存辅存10 ns20 ns200 nsms地址空间地址空间l虚地址（逻辑地址）：程序员编程时采用的地址（相对地址），地址空间大于实际主存。l实地址（物理地址）：主存的实际地址虚虚地地址址
9、实实地地址址硬件：硬件：MMUMMU软件：软件：OSOS地址空间地址空间虚虚地地址址实实地地址址硬件：硬件：MMUMMU软件：软件：OSOS0 MOV AX,#41 MOV BX,#22 MOV CX,#63 JMP Label4 AND AX,#235 AND BX,#226Label:7SUB DX,AX20 MOV AX,#421 MOV BX,#222 MOV CX,#623 JMP Lable 75 AND AX,#2376 AND BX,#2277 Lable:78 SUB DX,AX硬件：硬件：MMUMMU软件：软件：OSOS逻辑地址逻辑地址物理地址物理地址存储系统运行遵循的原理
10、存储系统运行遵循的原理(1)l程序运行的局部性原理l程序的局部性原理是指程序总是趋向于使用最近使用过的数据和指令，也就是说程序执行时所访问的存储器地址分布不是随机的，而是相对地簇集；这种簇集包括指令和数据两部分。l程序的时间局部性:是指程序即将用到的信息可能就是目前正在使用的信息。l程序的空间局部性:是指程序即将用到的信息可能与目前正在使用的信息在空间上相邻或者临近。存储系统运行遵循的原理存储系统运行遵循的原理(2)一致性原则和包含性原则一致性原则：同一个信息会同时存放于几个层次的存储器中，此时，该信息在几个层次的存储器中必须保持相同值。包含性原则：处于内层（靠近CPU）存储器中的信息一定包含
11、在各外层的存储器中，即内层存储器中的全部信息一定是各外层存储器信息中一小部分的副本。243.1.3主存储器的技术指标主存储器的技术指标l字存储单元：存放一个机器字的存储单元，相应的单元地址叫字地址。l字节存储单元：存放一个字节的单元，相应的地址称为字节地址。l存储容量：指一个存储器中可以容纳的存储单元总数。存储容量越大，能存储的信息就越多。253.1.3主存储器的技术指标主存储器的技术指标l存取时间又称存储器访问时间：指一次读操作命令发出到该操作完成，将数据读出到数据总线上所经历的时间。通常取写操作时间等于读操作时间，故称为存储器存取时间。l存储周期：指连续启动两次读操作所需间隔的最小时间。通
12、常，存储周期略大于存取时间，其时间单位为ns。l存储器带宽：单位时间里存储器所存取的信息量，通常以位/秒或字节/秒做度量单位。263.2 SRAM存储器存储器3.2.1 基本的静态存储元阵列3.2.2 基本的SRAM逻辑结构3.2.3 读/写周期波形图 273.2 SRAM存储器存储器l主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两类：l静态读写存储器(SRAM)：存取速度快存取速度快l动态读写存储器(DRAM)：存储容量比存储容量比SRAM大，大，单位价格便宜单位价格便宜。283.2.1 基本的静态存储元阵列基本的静态存储元阵列1、存储位元2、三组信号线l地址线l数据线l
13、行线l列线l控制线CAI293.2.2 基本的基本的SRAM逻辑结构逻辑结构lSRAM芯大多采用双译码方式，以便组织更大的存储容量。采用了二级译码：将地址分成x向、y向两部分如图所示。CAI303.2.2 基本的基本的SRAM逻辑结构逻辑结构l存储体（2561288）l通常把各个字的同一个字的同一位集成在一个芯片（32K1）中，32K位排成256128的矩阵。8个片子就可以构成32KB。l地址译码器l采用双译码的方式（减少选择线的数目）。lA0A7为行地址译码线lA8A14为列地址译码线313.2.2 基本的基本的SRAM逻辑结构逻辑结构l读与写的互锁逻辑控制信号中CS是片选信号，CS有效时（
14、低电平），门G1、G2均被打开。OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。323.2.3 读读/写周期波形图写周期波形图l读周期l读出时间Taql读周期时间Trcl写周期l写周期时间Twcl写时间twdl存取周期l读周期时间Trc=写时间twdCAI33例例1：图：图3.5(a)是是SRAM的写入时序图。其中的写入时序图。其中R/W是读是读/写命令控制线，当写命令控制线，当R/W线为低电平时，存储
15、器按给线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。写入时序中的错误，并画出正确的写入时序图。CAI错误原因：错误原因：在写存储器期间，在写存储器期间，时序信号必须同步，当时序信号必须同步，当R/W 为低电平时，地址线和数据为低电平时，地址线和数据线必须保持不变线必须保持不变。34CAI353.3 DRAM存储器存储器3.3.1 DRAM存储位元的记忆原理3.3.2 DRAM芯片的逻辑结构3.3.3 读/写周期、刷新周期3.3.4 存储器容量的扩充3.3.5 高级的DRAM结构3
16、.3.6 DRAM主存读/写的正确性校验363.3.1 DRAM存储位元的记忆原理存储位元的记忆原理SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，根据电容器上存储电量的多少来表示1和0，当电容充满电量时，代表存储了1，当电容没有电荷时代表0，具体如图3.6所示。373.3.1 DRAM存储位元的记忆原理存储位元的记忆原理CAI383.3.2 DRAM芯片的逻辑结构芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器的逻辑结构如图。l图3.7(a)示出1M4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，
17、为了对称，还有一个空脚（NC）。393.3.2 DRAM芯片的逻辑结构芯片的逻辑结构CAI403.3.2 DRAM芯片的逻辑结构芯片的逻辑结构l图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：（1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是分时传送地址码。若地址总线宽度为10位，先传送地址码A0A9，由行选通信号RAS打入到行地址锁存器；然后传送地址码A10A19，由列选通信号CAS打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达20位，存储容量为1M4位。413.3.2 DRA
18、M芯片的逻辑结构芯片的逻辑结构l图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。423.3.3 读读/写周期、刷新周期写周期、刷新周期1、读/写周期l读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。CAI433.3.3 读读/写周期、刷
19、新周期写周期、刷新周期2、刷新周期 l刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。l刷新操作有两种刷新方式：l集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。l例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。8ms8ms内集中安排所有刷新周期。内集中安排所有刷新周期。死区死区用在实时要用在实时要求不高的场求不高的场合。合。集中式刷新集中式刷新R/WR
20、/W刷新刷新R/WR/W刷新刷新8ms8ms50ns50ns453.3.3 读读/写周期、刷新周期写周期、刷新周期2、刷新周期 l刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。l刷新操作有两种刷新方式：l分散式刷新:每一行的刷新插入到正常的读/写周期之中。l例如p72图3.7所示的DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms1024=7.8us进行一次。分散式刷新分散式刷新各刷新周期分散安排在存取周期中。各刷新周期分散安排在存取周期中。R/WR/W刷新刷新R/WR/W刷新刷新100n
21、s100ns用在低速系用在低速系统中。统中。8ms8ms 异步刷新异步刷新例例.各刷新周期分散安排在各刷新周期分散安排在8ms8ms内。内。用在大多数计算机中。用在大多数计算机中。每隔一段时间刷新一行。每隔一段时间刷新一行。128128行行62.4 62.4 微秒微秒 每隔每隔62.462.4微秒提一次刷新请求，微秒提一次刷新请求，刷新一行；刷新一行；8 8毫秒内刷新完所有毫秒内刷新完所有行。行。R/WR/W刷新刷新R/WR/W刷新刷新R/WR/WR/WR/WR/WR/W62.4 62.4 微秒微秒62.4 62.4 微秒微秒62.4 62.4 微秒微秒刷新请求刷新请求刷新请求刷新请求（DMA
22、DMA请求）请求）（DMADMA请求）请求）483.3.4 存储器容量的扩充存储器容量的扩充1、字长位数扩展给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。d=设计要求的存储器容量/选择芯片存储器容量 493.3.4 存储器容量的扩充存储器容量的扩充 例例2 2 利用利用1M1M4 4位的位的SRAMSRAM芯片，设计一个存储容量芯片，设计一个存储容量为为1M1M8 8位的位的SRAMSRAM存储器。存储器。解：所需芯片数量=(1M8)/(1M4)=2片设计的存储器字长为8位，存储器容量不变。连接的三
23、组信号线与例相似，即地址线、控制线公用，数据线分高4位、低4位，但数据线是双向的，与SRAM芯片的I/O端相连接。见书上图3.9所示。503.3.4 存储器容量的扩充存储器容量的扩充2、字存储容量扩展 l给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。513.3.4 存储器容量的扩充存储器容量的扩充 例例33利用利用1M1M8 8位的位的DRAMDRAM
24、芯片设计芯片设计2M2M8 8位的位的DRAMDRAM存储存储器器解：所需芯片数d=（2M8）/（1M8）=2(片)设计的存储器见书上图3.10所示。字长位数不变，地址总线A0A19同时连接到2片DRAM的地址输入端，地址总线最高位有A20、A20，分别作为两片DRAM的片选信号，两个芯片不会同时工作。523.3.4 存储器容量的扩充存储器容量的扩充3、存储器模块条 l存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。l内存条有30脚、72脚、100脚、144脚、168脚等多种形式
25、。l30脚内存条设计成8位数据线，存储容量从256KB32MB。l72脚内存条设计成32位数据总线l100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB512MB。533.3.5 高级的高级的DRAM结构结构1、FPM DRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号RAS确定行地址，然后由低电平的列选信号CAS确定列地址。下一次寻找操作，也是由RAS选定行地址，CAS选定列地址，依此类推，如下图所示。CAI543.3.5 高级的高级的DRAM结构结构2、CDRAM CDRAM称
26、为带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。如图所示出1M4位CDRAM芯片的结构框图，其中SRAM为5124位。CAI553.3.5 高级的高级的DRAM结构结构3、SDRAM SDRAM称为同步型动态存储器。计算机系统中的CPU使用的是系统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和时序关系见下一页图和动画。56CAI5
27、73.3.5 高级的高级的DRAM结构结构例4 CDRAM内存条组成实例。一片CDRAM的容量为1M4位，8片这样的芯片可组成1M32位4MB的存储模块，其组成如下图所示。CAI583.3.6 DRAM主存读主存读/写的正确性校验写的正确性校验 DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存。其原理如图所示。CAI593.4 只读存储器和闪速存储器只读存储器和闪速存储器3.4.1 只读存储器ROM3.4.2 FLASH存储器603.4.1 只读存储器只读存储器ROM
28、 ROM叫做只读存储器只读存储器。顾名思义，只读的意思是在它工作时只能读出，不能写入。然而其中存储的原始数据，必须在它工作以前写入。只读存储器由于工作可靠，保密性强，在计算机系统中得到广泛的应用。主要有两类：l掩模ROM：掩模ROM实际上是一个存储内容固定的ROM，由生产厂家提供产品。l可编程ROM：用户后写入内容，有些可以多次写入。l一次性编程的PROMl多次编程的EPROM和E2PROM。613.4.1 只读存储器只读存储器ROM1、掩模ROM (1)掩模ROM的阵列结构和存储元 CAI623.4.1 只读存储器只读存储器ROM1、掩模ROM (2)掩模ROM的逻辑符号和内部逻辑框图 CA
29、I633.4.1 只读存储器只读存储器ROM2、可编程ROM lEPROM叫做光擦除可编程可读存储器。它的存储内容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新的内容。l现以浮栅雪崩注入型MOS管为存储元的EPROM为例进行说明，结构如右图所示。643.4.1 只读存储器只读存储器ROMl2、可编程、可编程ROME2PROM存储元 EEPROM，叫做电擦除可编程只读存储器。其存储元是一个具有两个栅极的NMOS管，如图(a)和(b)所示，G1是控制栅，它是一个浮栅，无引出线；G2是抹去栅，它有引出线。在G1栅和漏极D之间有一小面积的氧化层，其厚度极薄，可产生隧道效应。如图(c)所示，当
30、G2栅加20V正脉冲P1时，通过隧道效应，电子由衬底注入到G1浮栅，相当于存储了“1”。利用此方法可将存储器抹成全“1”状态。653.4.2 FLASH存储器存储器FLASH存储器也翻译成闪速存储器，它是高密度非失易失性的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存。总之，它既有RAM的优点，又有ROM的优点，称得上是存储技术划时代的进展。663.4.2 FLASH存储器存储器l1、FLASH存储元 在EPROM存储元基础上发展起来的，由此可以看出创新与继承的关系。l如右图所示为闪速存储器中的存储元，由单个MOS晶体管组成，除漏
31、极D和源极S外，还有一个控制栅和浮空栅。CAI673.4.2 FLASH存储器存储器2、FLASH存储器的基本操作存储器的基本操作 编程操作、读取操作、擦除操作l如图(a)表示编程操作时存储元写0、写1的情况。实际上编程时只写0，不写1，因为存储元擦除后原始状态全为1。要写要写0，就，就是要在控制栅是要在控制栅C上加正电压上加正电压。一旦存储元被编程，存储的数据可保持100年之久而无需外电源。CAI683.4.2 FLASH存储器存储器3、FLASH存储器的阵列结构lFLASH存储器的简化阵列结构如右图所示。在某一时间只有一条行选择线被激活。读操作时，假定某个存储元原存1，那么晶体管导通，与它
32、所在位线接通，有电流通过位线，所经过的负载上产生一个电压降。这个电压降送到比较器的一个输入端，与另一端输入的参照电压做比较，比较器输出一个标志为逻辑1的电平。如果某个存储元原先存0，那么晶体管不导通，位线上没有电流，比较器输出端则产生一个标志为逻辑0的电平。CAI693.5 并行存储器并行存储器3.5.1 双端口存储器双端口存储器3.5.2多模块交叉存储器多模块交叉存储器703.5 并行存储器并行存储器由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器
33、。713.5.1 双端口存储器双端口存储器1、双端口存储器的逻辑结构 双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。举例说明，双端口存储器IDT7133的逻辑框图。如下页图。723.5.1 双端口存储器双端口存储器CAI733.5.1 双端口存储器双端口存储器2、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱
34、动器，由存储矩阵读出的数据就出现在I/O线上。3、有冲突读写控制 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。743.5.1 双端口存储器双端口存储器有冲突读写控制判断方法(1)如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口(CE判断)。(2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。无论采用哪种判断方式，延迟端口的BUS
35、Y标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。753.5.1双端口存储器双端口存储器CAI763.5.2 多模块交叉存储器多模块交叉存储器1、存储器的模块化组织一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式一种是顺序方式，一种是交一种是交叉方式叉方式 CAI773.5.2 多模块交叉存储器多模块交叉存储器1 1、顺序方式、顺序方式例M0M3共四个模块，则每个模块8个字顺序方式：M0：07 M1：815 M2：1623 M3：2431l5位地址组织如下：X X X X Xl高位选模块，低位
36、选块内地址l特点：某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点是各模块串行工作，存储器的带宽受到了限制。783.5.2 多模块交叉存储器多模块交叉存储器例M0M3共四个模块，则每个模块8个字2 2、交叉方式：、交叉方式：l M0：0，4,.除以4余数为0l M1：1，5,.除以4余数为1l M2：2，6,.除以4余数为2l M3：3，7,.除以4余数为3l5位地址组织如下：X X X X Xl高位选块内地址，低位选模块l特点：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送
37、可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取。793.5.2 多模块交叉存储器多模块交叉存储器2、多模块交叉存储器的基本结构 右图为四模块交叉存储器结构框图。主存被分成主存被分成4个相互独个相互独立、容量相同的模块立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的，每个模块都有自己的读写控制电路、地址寄存器和数读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与据寄存器，各自以等同的方式与CPU传送信息传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。CAI803.5.2 多模块交叉存储器多模块交叉存储器2
38、、多模块交叉存储器的基本结构 CPU同时访问四个模块，由存储器控制部件控制它分时使用数据总线进行信息传递，这样，对每一个存储模块来说，从CPU给出访存命令到读出信息仍然使用一个存取周期，而对于而对于CPU来来说，它可以在一个存取周期内期说，它可以在一个存取周期内期访问四个模块。访问四个模块。CAI813.5.2 多模块交叉存储器多模块交叉存储器l假设，模块字长等于数据总线宽度模块字长等于数据总线宽度，模块存取一个字的周期为T，总线传送周期为t,存储器的交叉模块数为m,那么实现流水线方式应当满足：l T=mt823.5.2 多模块交叉存储器多模块交叉存储器lm=T/t为交叉存取度,这样在交叉方式
39、下连续读取m个字的时间为：t1=T+(m-1)tl而顺序方式下连续读取m个字的时间为：t2=mTCAI83例例5 设存储器容量为设存储器容量为32字，字长字，字长64位，模块数位，模块数m=4，分别用顺序方式，分别用顺序方式和交叉方式进行组织。存储周期和交叉方式进行组织。存储周期T=200ns，数据总线宽度为，数据总线宽度为64位，总位，总线传送周期线传送周期=50ns。若连续读出。若连续读出4个字，问顺序存储器和交叉存储器个字，问顺序存储器和交叉存储器的带宽各是多少的带宽各是多少?解：顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：q=64b4=256b顺序存储器和交叉存储器连续读出
40、4个字所需的时间分别是：t2=mT=4200ns=800ns=810-7st1=T+(m-1)t=200ns+350ns=350ns=3510-7s顺序存储器和交叉存储器的带宽分别是：W2=q/t2=256b(810-7)s=320Mb/sW1=q/t1=256b(3510-7)s=730Mb/s84 3、二模块交叉存储器举例、二模块交叉存储器举例3.5.2 多模块交叉存储器多模块交叉存储器CAI85 3、二模块交叉存储器举例、二模块交叉存储器举例3.5.2 多模块交叉存储器多模块交叉存储器CAI863.6 cache存储器存储器3.6.1 cache基本原理基本原理3.6.2 主存与主存与c
41、ache的地址映射的地址映射3.6.3替换策略替换策略3.6.4 cache的写操作策略的写操作策略3.6.5Pentium4的的cache组织组织3.6.6使用多级使用多级cache减少缺失损失减少缺失损失873.6.1 cache基本原理基本原理1、cache的功能解决CPU和主存之间的速度不匹配问题l一般采用高速的SRAM构成。lCPU和主存之间的速度差别很大采用两级或多级Cache系统l早期的一级Cache在CPU内，二级在主板上l现在的CPU内带L1 Cache和L2 Cachel全由硬件调度，对用户透明883.6.1 cache基本原理基本原理893.6.1 cache基本原理基本
42、原理CPU与存储器系统的关系903.6.1 cache基本原理基本原理2、cache基本原理 CPU与cache之间交换数据以字字为单位，而cache与主存之间交换数据以块块为单位CAI913.6.1 cache基本原理基本原理2、cache基本原理l地址映射；l替换策略；l写一致性；l性能评价。CAI923.6.1 cache基本原理基本原理3、Cache的命中率 从CPU来看，增加一个cache的目的，就是在性能上使主存的平均读出时间尽可能接近cache的读出时间。为了达到这个目的，在所有的存储器访问中由cache满足CPU需要的部分应占很高的比例，即cache的命中率应接近于1。由于程序
43、访问的局部性，实现这个目标是可能的。933.6.1 cache基本原理基本原理3、cache命中率公式cmcamcameettrhrrttethhttNNNh/)1(1)1(命中率命中率 Cache/主存系统的主存系统的平均访问时间平均访问时间访问效率访问效率Cache与内存的速与内存的速度比度比94例例6 CPU执行一段程序时，执行一段程序时，cache完成存取的次数完成存取的次数为为1900次，主存完成存取的次数为次，主存完成存取的次数为100次，已知次，已知cache存取周期为存取周期为50ns，主存存取周期为，主存存取周期为250ns，求求cache/主存系统的效率和平均访问时间。主存
44、系统的效率和平均访问时间。解：lh=Nc/（Nc+Nm）=1900/(1900+100)=0.95lr=tm/tc=250ns/50ns=5le=1/(r+(1-r)h)=1/(5+(1-5)0.95=83.3%lta=tc/e=50ns/0.833=60ns 953.6.2主存与主存与Cache的地址映射的地址映射l无论选择那种映射方式，都要把主存和cache划分为同样大小的“块”。l选择哪种映射方式，要考虑：l硬件是否容易实现l地址变换的速度是否快l主存空间的利用率是否高l主存装入一块时，发生冲突的概率l以下我们介绍三种映射方法961、全相联的映射方式（1）将地址分为两部分（块号和字），在
45、内存块写入Cache时，同时写入块号标记；（2）CPU给出访问地址后，也将地址分为两部分（块号和字），比较电路块号与Cache 表中的标记进行比较，相同表示命中，访问相应单元；如果没有命中访问内存，CPU 直接访问内存，并将被访问内存的相对应块写入Cache。3.6.2 主存与主存与cache的地址映射的地址映射971、全相全相联的联的映射映射方式方式CAI983.6.2 主存与主存与cache的地址映射的地址映射1、全相联的映射方式 转换公式 主存地址长度主存地址长度(s+w)位位寻址单元数寻址单元数2w个字或字节个字或字节块大小块大小行大小行大小2w个字或字节个字或字节主存的块数主存的块数
46、2s标记大小标记大小s位位cache的行数的行数不由地址格式确定不由地址格式确定993.6.2 主存与主存与cache的地址映射的地址映射1、全相联的映射方式 1003.6.2 主存与主存与cache的地址映射的地址映射1、全相联的映射方式特点：l优点：冲突概率小，Cache的利用高。l缺点：比较器难实现，需要一个访问速度很快代价高的相联存储器应用场合：l适用于小容量的Cache1013.6.2 主存与主存与cache的地址映射的地址映射2、直接映射方式映射方法（一对多）如：i=j mod m 主存第j块内容拷贝到Cache的i行,一般i和m都是2N级。1022、直接映直接映射射方式方式2、基
47、本原理l利用行号选择相应行；l把行标记与CPU访问地址进行比较，相同表示命中，访问Cache；l如果没有命中，访问内 存，并将相应块写入CacheCAI1033.6.2 主存与主存与cache的地址映射的地址映射2、直接映射方式 转换公式 主存地址长度主存地址长度(s+w)位位寻址单元数寻址单元数2s+w个字或字节个字或字节块大小块大小行大小行大小2w个字或字节个字或字节主存的块数主存的块数2scache的行数的行数m2r标记大小标记大小(s-r)位位1043.6.2 主存与主存与cache的地址映射的地址映射2、直接映射方式 1053.6.2 主存与主存与cache的地址映射的地址映射2、直
48、接映射方式特点l优点：比较电路少m倍线路，所以硬件实现简单，Cache地址为主存地址的低几位，不需变换。l缺点：冲突概率高（抖动）应用场合l适合大容量Cache1063.6.2 主存与主存与cache的地址映射的地址映射3、组相联映射方式l前两者的组合lCache分组，组间采用直接映射方式，组内采用全相联的映射方式lCache分组U，组内容量Vl映射方法（一对多）lq=j mod ul主存第j块内容拷贝到Cache的q组中的某行l地址变换l设主存地址x，看是不是在cache中，先y=x mod u，则在y组中一次查找1073.6.2 主存与主存与cache的地址映射的地址映射3、组相联映射方式
49、l分析：比全相联容易实现，冲突低lv=1，则为直接相联映射方式lu=1，则为全相联映射方式lv的取值一般比较小，一般是2的幂，称之为v路组相联cache.108CAI1093.6.2 主存与主存与cache的地址映射的地址映射3、组相联映射方式转换公式 主存地址长度主存地址长度(s+w)位位寻址单元数寻址单元数2s+w个字或字节个字或字节块大小块大小行大小行大小2w个字或字节个字或字节主存的块数主存的块数2s每组的行数每组的行数k每组的每组的v2dcache的行数的行数kv标记大小标记大小(s-d)位位1103.6.2 主存与主存与cache的地址映射的地址映射3、组相联映射方式1113.6.
50、2 主存与主存与cache的地址映射的地址映射1123.6.2 主存与主存与cache的地址映射的地址映射例8：一个组相联cache由64个行组成，每组4行。主存包含4K个块，每块128字。请表示内存地址的格式。解：块大小行大小2w个字12827 w7每组的行数k4cache的行数kvK2d42d64 d4组数v2d2416主存的块数2s4K2221022 s12标记大小(s-d)位12-48位主存地址长度(s+w)位12+719位主存寻址单元数2s+w219故 k4各组相联的内存地址格式如下所示：8位位 4位位 7位位 标记标记s-d组号组号d字号字号w1133.6.3 替换策略替换策略l当
