1、1第2章 Verilog HDL基础知识2.1 Verilog HDL的语言要素 2.2 数据类型 2.3 运算符 2.4 模块本章小结2Verilog HDL语法来源于C语言基本语法，其基本词法约定与C语言类似。程序的语言要素也称为词法，是由符号、数据类型、运算符和表达式构成的，其中符号包括空白符、注释符、标识符和转义标识符、关键字、数值等。2.1 Verilog HDL的语言要素的语言要素32.1.1 空白符空白符空白符包括空格符(b)、制表符(t)、换行符和换页符。空白符使代码看起来结构清晰，阅读起来更方便。在编译和综合时，空白符被忽略。Verilog HDL程序可以不分行，也可以加入空
2、白符采用多行编写。4例2.1-1 空白符使用示例。initial begin a=3b100;b=3b010;end相当于：initialbegin a=3b100;b=3b010;end52.1.2 注释符注释符Verilog HDL语言中允许插入注释，标明程序代码功能、修改、版本等信息，以增强程序的可阅读性和帮助管理文档。Verilog HDL中有两种形式的注释。(1)单行注释：单行注释以“/”开始，Verilog HDL忽略从此处到行尾的内容。(2)多行注释：多行注释以“/*”开始，到“*/”结束，Verilog HDL忽略其中的注释内容。需要注意的是，多行注释不允许嵌套，但是单行注释可
3、以嵌套在多行注释中。6例2.1-2 注释符使用示例。单行注释：assign a=b&c;/单行注释多行注释：assign a3:0=b3:0&c3:0;/*注释行1注释行2*/非法多行注释：/*注释内容/*多行注释嵌套多行注释*/注释内容*/合法多行注释：/*注释内容/多行注释嵌套单行注释*/72.1.3 标识符和转义标识符标识符和转义标识符在Verilog HDL中，标识符(Identifier)被用来命名信号名、模块名、参数名等，它可以是任意一组字母、数字、$符号和_(下划线)符号的组合。应该注意的是，标识符的字母区分大小写，并且第一个字符必须是字母或者下划线。例2.1-3 以下标识符都是
4、合法的。countCOUNT/与count不同_CC_G5B25_78SIX8例2.1-4 以下标识符都是不正确的。30count/标识符不允许以数字开头out*/标识符中不允许包含字符*a+b-c /标识符中不允许包含字符+和-n238/标识符中不允许包含字符为了使用标识符集合以外的字符或标号，Verilog HDL规定了转义标识符(Escaped Identifier)。采用转义标识符可以在一条标识符中包含任何可打印的字符。转义标识符以“”(反斜线)符号开头，以空白结尾(空白可以是一个空格、一个制表字符或换行符)。9例2.1-5 以下是合法的转义标识符。a+b=c7400.*.$*QOut
5、Gate /与OutGate相同102.1.4 关键字关键字Verilog HDL语言内部已经使用的词称为关键字或保留字，它是Verilog HDL语言内部的专用词，是事先定义好的确认符，用来组织语言结构。用户不能随便使用这些关键字。需注意的是，所有关键字都是小写的。例如，ALWAYS不是关键字，它只是标识符，与always(关键字)是不同的。表2.1-1所示为Verilog HDL的常用关键字。11表2.1-1 Verilog HDL中的常用关键字122.1.5 数值数值Verilog HDL有四种基本的逻辑数值状态，用数字或字符表达数字电路中传送的逻辑状态和存储信息。Verilog HDL
6、逻辑数值中，x和z都不区分大小写，也就是说，0 x1z与值0X1Z是等同的。Verilog HDL中的四值电平逻辑如表2.1-2所示。13表2.1-2 四值电平逻辑14在数值中，下划线符号“_”除了不能放于数值的首位外，可以随意用在整型数与实型数中，它们对数值大小没有任何改变，只是为了提高可读性。例如，16b1011000110001100和16b1011_0001_1000_1100的数值大小是相同的，只是后一种的表达方式可读性更强。151整数及其表示整数及其表示Verilog HDL中的整数可以是二进制(b或B)、八进制(o或O)、十进制(d或D)与十六进制(h或H)，其基数符号和可以采用
7、的数字字符集如表2.1-3所示。16表2.1-3 数制的基数符号与数字字符集17整数的表示形式为如下：+/-其中，“+/-”是正数和负数标示；size指换算过后的二进制数的宽度；“”为基数格式表示的固有字符，该字符不能缺省，否则为非法表示形式；base_format是其基数符号；number是可以使用的数字字符集，形式上是相应进制格式下的一串数值。18使用整数时需要注意的是：(1)在较长的数之间可以用下划线来分开，目的是提高可读性，下划线本身没有意义，如16b1110_1011_0011_1010，但下划线符号不能用作首字符。(2)当数字没有说明位宽时，默认为32位。(3)x或z在二进制中代表
8、1位x或z，在八进制中代表3位x或z，在十六进制中代表4位x或z，其代表的宽度取决于所用的进制。例如：8b1011xxxx /等价于8hBx8b1001zzzz /等价于8h9z19(4)若没有定义一个整数的位宽，其宽度为相应值中定义的位数。例如：o642/9位八进制数hBD/8位十六进制数20(5)若定义的位宽比实际数的位数大，则在左边用0补齐。但如果数最左边一位为x或z，就相应地用x或z在左边补齐。例如：10b101/左边补0，得00000001018bz0 x1/左边补z，得zzzzz0 x1如果定义的位宽比实际数的位宽小，那么最左边的位被截断。例如：4b10111011/等价于4b10
9、116HFFFB/等价于6H3B21(6)“?”是高阻态z的另一种表示符号。在数字的表示中，字符“?”和Z或z是等价的，可互相替代。例如：4b?等价于4bzzzz。(7)整数可以带正、负号，并且正、负号应写在最左边。负数表示为二进制的补码形式。例如：-4等价于4b1100。(8)如果位宽和进制都缺省，则代表十进制数。例如：-15代表十进制数-15。(9)数字中不能有空格，但在表示进制的字母两侧可以有空格。22例2.1-6 下面是一些合法的整数表示。8b10001101 /位宽为8位的二进制数100011018ha6 /位宽为8位的十六进制数a65o35 /5位八进制数354d6 /4位十进制数
10、64b1x_01 /4位二进制数1x015hx/5位十六进制数x(扩展的x)，即xxxxx234hz/4位十六进制数z，即zzzz8 h 2A /在位宽和字符之间以及进制和数值之间可以有空格，/但数字之间不能有空格24例2.1-7 下面是错误的整数表示。4d-4 /数值不能为负，有负号应放最左边3 b001 /和基数b之间不允许出现空格(4+4)b11 /位宽不能是表达式形式252实数及其表示实数及其表示实数有两种表示方法。(1)十进制表示法。采用十进制格式，小数点两边必须都有数字，否则为非法的表示形式。例如：3.0、4.54、0.2等都是正确的，而5.是错误的。(2)科学计数法。例如：564
11、.2e2的值为56420.0，8.7E2的值为870.0(e不分大小写)，3E-3的值为0.003。Verilog HDL还定义了实数转换为整数的方法，实数通过四舍五入转换为最相近的整数。例如：-13.74转换为整数是-14，33.27转换为整数是33。26例2.1-8 实数表示示例。2.7/十进制计数法5.2e8/科学计数法3.5E-6/科学计数法可用e或E表示，其结果相同5_4582.2158_5896/使用下划线提高可读性6./非法表示.3e5/非法表示273字符串及其表示字符串及其表示字符串是指用双引号括起来的字符序列，它必须包含在同一行中，不能分行书写。若字符串用作Verilog H
12、DL表达式或赋值语句中的操作数，则字符串被看做8位的ASCII值序列，即一个字符对应8位的ASCII值。例如hello world和An example for Verilog HDL是标准的字符串类型。28在Verilog HDL中，数据类型共有19种，分别是wire、tri、tri0、tri1、wand、triand、trireg、trior、wor、reg、large、small、scalared、medium、vectored、integer、time、real、parameter型。2.2 数数 据据 类类 型型29按照抽象程度，Verilog HDL的数据类型又可划分为两大类：物理
13、数据类型(主要包括连线型及寄存器型)和抽象数据类型(主要包括整型、时间型、实型及参数型)。物理数据类型的抽象程度比较低，与实际硬件电路的映射关系比较明显；而抽象数据类型则是进行辅助设计和验证的数据类型。302.2.1 物理数据类型物理数据类型Verilog HDL最主要的物理数据类型是连线型、寄存器型和存储器型，并使用四种逻辑电平和八种信号强度对实际的硬件电路建模。四值逻辑电平是对信号的抽象表示方式(见表2.1-2)。信号强度表示数字电路中不同强度的驱动源，用来解决不同驱动强度下的赋值冲突，逻辑0和1可以用表2.2-1列出的强度值表示，驱动强度从supply到highz依次递减。31表2.2-
14、1 强 度 等 级321连线型连线型连线型变量包含多种类型，表2.2-2给出了各种连线型变量类型以及相应的含义。33表2.2-2 连线型数据类型及其功能描述34连线表示逻辑单元的物理连接，可以对应为电路中的物理信号连线，这种变量类型不能保持电荷(除trireg之外)。连线型变量必须要有驱动源，一种是连接到一个门或者模块的输出端，另一种是用assign连续赋值语句对它进行赋值。若没有驱动源，将保持高阻态z。351)wire和tri在众多的连线型数据类型中，最常见的是wire(连线)和tri(三态线)两种，它们的语法和语义一致。不同之处在于：wire型变量通常用来表示单个门驱动或连续赋值语句驱动的
15、连线型数据，tri型变量则用来表示多驱动器驱动的连线型数据，主要用于定义三态的线网。Wire/tri的真值表如表2.2-3所示。36表2.2-3 wire/tri真值表37上述真值表可以理解为，同时有两个驱动强度相同的驱动源来驱动wire或tri变量时的输出结果。例2.2-1 连线型变量示例。wire 2:0c;assign c=3b0 x1;assign c=3b1z1;/c=3bxx1;38在上面的例子中，两个驱动源共同决定c的值。第一个赋值语句右侧表达式的值为0 x1，第二个赋值语句右侧表达式的值为1z1，那么c 的有效值是xx1。这是因为0和1同时驱动的结果为x，x和z同时驱动的结果为
16、x，而1和1同时驱动的结果为1。392)wor和trior当有多个驱动源驱动wor和trior型数据时，将产生线或结构，其真值表如表2.2-4所示。40表2.2-4 wor/trior真值表413)wand和triand当有多个驱动源驱动wand和triand型数据时，将产生线与结构，其真值表如表2.2-5所示。42表2.2-5 wand/triand真值表434)tri0和tri1tri0(tri1)的特征是：若无驱动源驱动，其值为0(tri1的值为1)；在多个驱动源情况下，tri0/tri1的真值表如表2.2-6所示。44表2.2-6 tri0/tri1真值表455)supply0和sup
17、ply1supply0用于对“地”建模，即低电平0；supply1用于对电源建模，即高电平1。例如：supply0表示Gnd，supply1表示Vcc。466)trireg线网trireg线网能存储数值(类似于寄存器型数据类型)，并且用于电容节点的建模。当三态寄存器(trireg)的所有驱动源都处于高阻态z时，三态寄存器线网将保存作用在线网上的最后一个逻辑值。三态寄存器线网的缺省初始值为x。一个trireg网络型数据用于模拟电荷存储。电荷量强度可由下面的关键字来控制：small、medium、large。默认的电荷强度为medium。一个trireg网络型数据能够模拟一个电荷存储节点，该节点的
18、电荷量将随时间而逐渐衰减。对于一个trireg网络型数据，仿真时其电荷衰减时间应当制定为延迟时间。472.寄存器型寄存器型reg型变量是最常见也是最重要的寄存器型数据类型，它是数据储存单元的抽象类型，其对应的硬件电路元件具有状态保持作用，能够存储数据，如触发器、锁存器等。reg型变量常用于行为级描述中，由过程赋值语句对其进行赋值。reg型数据与wire型数据的区别在于，reg型数据保持最后一次的赋值，而wire型数据需要有持续的驱动。一般情况下，reg型数据的默认初始值为不定值x，缺省时的位宽为1位。48reg型变量举例：reg a;/定义一个1位的名为a的reg型变量reg 3:0 b;/定
19、义一个4位的名为b的reg型变量reg8:1c,d,e;/定义三个名称分别为c、d、e的8位的reg型变量reg型变量一般为无符号数，若将一个负数赋给reg型变量，则自动转换成其二进制补码形式。例如：reg signed3:0 rega;rega=-2;/rega的值为1110(14)，是2的补码49在过程块内被赋值的每一个信号都必须定义成reg型，并且只能在always或initial过程块中赋值，大多数reg型信号常常是寄存器或触发器的输出。502.2.2 连线型和寄存器型数据类型的声明连线型和寄存器型数据类型的声明1.连线型数据类型的声明连线型数据类型的声明缺省的连线型数据的默认类型为1
20、位(标量)wire类型。Verilog HDL禁止对已经声明过的网络、变量或参数再次声明。连线型数据类型声明的一般语法格式如下：list_of_variables;其中，drive_strength、range、delay为可选项，而list_of_variables为必选项。51说明：(1)net_ declaration：表示网络型数据的类型，可以是wire、tri、tri0、tri1、wand、triand、trior、wor、trireg中的任意一种。对于trireg类型，其声明还有一个charge_strength(电荷强度)的可选项。(2)drive_strength：表示连线变量
21、的驱动强度。(3)range：用来指定数据为标量或矢量。若该项默认，表示数据类型为1位的标量，超过1位则为矢量形式。(4)delay：指定仿真延迟时间。(5)list_of_variables：变量名称，一次可定义多个名称，之间用逗号分开。52除了逻辑值外，Verilog HDL还用强度值来解决数字电路中不同强度的驱动源之间的赋值冲突，强度等级说明见表2.2-1。如果两个具有不同强度的信号驱动同一个线网，则竞争结果为高强度信号的值；如果两个强度相同的信号之间发生竞争，则结果为不确定值。532.寄存器型数据类型的声明寄存器型数据类型的声明reg型数据类型声明的一般语法格式：reg;其中，rang
22、e为可选项，它指定了reg型变量的位宽，缺省时为1位。说明：list_of_register_variables：变量名称列表，一次可以定义多个名称，之间用逗号分开。543.物理数据类型声明举例物理数据类型声明举例前面已经了解了连线型数据和寄存器型数据这两种物理数据类型的声明格式，下面举例来理解这两种声明格式的用法。例2.2-2 物理数据类型声明举例。reg rega;/定义一个1位的寄存器型变量reg 7:0 regb;/定义一个8位的寄存器型变量55tri 7:0 tribus;/定义一个8位的三态总线tri015:0 busa;/定义一个16位的连线型，处于三态时为上拉电阻tri131:
23、0 busb;/定义一个32位的连线型，处于三态时为下拉电阻reg scalared1:4b;/定义一个4位的标量型寄存器矢量wire(pull1,strong0)c=a+b;/定义一个1和0的驱动强度不同的1位连线型变量ctrireg(large)storeline;/定义一个具有大强度的电荷存储功能的存储线562.2.3 存储器型存储器型存储器型(memory)本质上还是寄存器型变量阵列，只是Verilog HDL语言中没有多维数组，所以就用reg型变量建立寄存器组(数组)来实现存储器的功能，也就是扩展的reg型数据地址范围。存储器型变量可以描述RAM型、ROM型存储器以及reg文件。数组
24、中的每一个单元通过一个数组索引进行寻址。存储器型变量的一般声明格式：reg;其中，range1和range2都是可选项，缺省时都为1。57 说明：(1)range1：表示存储器中寄存器的位宽，格式为msb:lsb。(2)range2：表示寄存器的个数，格式为msb:lsb，即有msb-lsb+1个。(3)name_of_register：变量名称列表，一次可以定义多个名称，之间用逗号分开。58例2.2-3 存储器型变量声明。reg7:0 mem1255:0;/定义了一个有256个8位寄存器的存储器mem1。/地址范围是0到255reg 15:0mem2127:0,reg1,reg2;/定义了一
25、个具有128个16位寄存器的存储器/mem2和2个16位的寄存器reg1和reg2注意memory型和reg型数据的区别。一个由n个1位寄存器构成的存储器和一个n位寄存器的意义是不同的。59例2.2-4 存储器型变量与寄存器型变量的比较。regn-1:0 a;/表示一个n位的寄存器areg mem1n-1:0;/表示一个由n个1位寄存器构成的存储器mem1一个n位的寄存器可以在一条赋值语句里进行赋值，而一个完整的存储器则不行。例如，对于上例可以进行“reg a=0;”的赋值操作，而不能进行“mem1=0;”的赋值操作。如果想对存储器中的存储单元进行读写操作，则必须指定该单元在存储器中的地址。6
26、0例2.2-5 存储器型变量的赋值。mem12=0;/给mem1存储器中的第3个存储单元(寄存器)赋值为0另外，进行寻址的地址索引可以是表达式，这样就可以对存储器中的不同单元进行操作。612.2.4 抽象数据类型抽象数据类型除了物理数据类型外，Verilog HDL还提供了以下几种抽象数据类型：整型(integer)、时间型(time)、实型(real)及参数型(parameter)。它们只是纯数学的抽象描述，不能够与实际的硬件电路相映射。1整型整型整型数据常用于对循环控制变量的说明，在算术运算中被视为二进制补码形式的有符号数。除了寄存器型数据被当作无符号数来处理之外，整型数据与32位寄存器型
27、数据在实际意义上相同。62整型数据的声明格式：integer;例2.2-6 整型数据声明。integer index;/简单的32位有符号整数integer i31:0/定义了整型数组，它有32个元素632时间型时间型时间型数据与整型数据类似，只是它是64位的无符号数。时间型数据主要用于对模拟时间的存储与计算处理，常与系统函数$time一起使用。时间型数据的声明格式：time;例如：time a,b;/定义了两个64位的时间型变量643实型实型Verilog HDL支持实型常量与变量。实型数据在机器码表示法中是浮点型数值，可用于对延迟时间的计算。实型数据的声明格式：real;例如：real s
28、time;/定义了一个实型数据654参数型参数型在Verilog HDL中，参数是一个非常重要的数据类型，属于常量，在仿真开始之前就被赋值，在仿真过程中保持不变。采用参数定义方法可以提高程序的可读性和维护性。参数常用来定义延迟时间和变量的位宽。参数类型的定义格式：parameter参数名1=表达式1，参数名2=表达式2，参数名n=表达式n;其中，表达式既可以是常数，也可以是表达式。参数定义完以后，程序中出现的所有的参数名都将被替换为相对应的表达式。66例2.2-7 参数的定义。parameter length=32,weight=16;parameter PI=3.14,LOAD=4b1101
29、;parameter DELAY=(BYTE+BIT)/2;另外，对于同一个模块来说，参数一旦被定义就不能够通过其它语句对它重新赋值。下例是错误的，因为a被重复赋值。module para1();parameter a=1,b=2;67if()a=3;endmodule若要改变参量的值，可通过模块之间的参数传递来实现，这将在后面模块的引用部分详细介绍。68Verilog HDL语言的运算符主要针对数字逻辑电路制定，覆盖范围广泛。语法规定的运算符及其运算优先级如表2.3-1所示。不同的综合开发工具在执行这些优先级时可能有微小的差别，因此在书写程序时建议用括号来控制运算的优先级，以有效避免错误，同
30、时增加程序的可读性。Verilog HDL中的运算符和优先级如表2.3-1所示。2.3 运运 算算 符符69表2.3-1 Verilog HDL中的运算符和优先级702.3.1 算术运算符算术运算符Verilog HDL中常用的算术运算符主要有五种，分别是加法(+)、减法(-)、乘法(*)、除法(/)和取模(%)。这五种运算符都属于双目运算符。符号“+”、“-”、“*”、“/”分别表示常用的加、减、乘、除四则运算；%是取模运算，如“6%3”的值为0，“7%4”的值为3。在算术运算符的使用中，要注意如下问题：(1)算术操作结果的位宽。算术表达式结果的长度由最长的操作数决定。在赋值语句下，算术操作
31、结果的长度由操作左端的目标长度决定。71例2.3-1 算术操作。reg3:0A,B,C;reg5:0D;A=B+C;D=B+C;第一个加法中，表达式“B+C”的位宽由B、C中最长的位宽决定，为4位，结果位宽由A决定，为4位；第二个加法中，右端表达式的位宽同样由B、C中最长的位宽决定，为4位，但结果的位宽由D决定，为6位。在第一个赋值中，加法操作的溢出部分被丢弃；而在第二个赋值中，任何溢出的位存储在D4中。72(2)有符号数和无符号数的使用。在设计中，要注意到哪些操作数应该是无符号数，哪些应该是有符号数。无符号数值一般存储在线网、reg(寄存器)变量及普通(没有符号标记s)的基数格式表示的整型数
32、中。有符号数值一般存储在整型变量、十进制形式的整数、有符号的reg(寄存器)变量及有符号的线网中。73例2.3-2 算术操作。module arith_tb;reg3:0a;reg2:0b;initialbegina=4b1111;/15b=4b011;/3$display(%b,a*b);/乘法运算，结果为4b1101，高位被舍去74/等于45的低四位$display(%b,a/b);/除法运算，结果为4b0101$display(%b,a+b);/加法运算，结果为4b0010$display(%b,a-b);/减法运算，结果为4b1100$display(%b,a%b);/取模运算，结果为
33、4b0000endendmodule752.3.2 关系运算符关系运算符关系运算符也是双目运算符，是对两个操作数的大小进行比较。关系运算符有大于()、小于(=)和小于等于(15的结果为假(0)，2018的结果为真(1)，而4b1101=b101100等价于b001001=b101101，结果为假(0)。例2.3-3 关系操作符的程序举例。module rela_tb;reg3:0a,b,c,d;initial begina=3;b=6;77c=1;d=4hx;$display(ab);/结果为假(0)$display(a=c);/结果为假(0)$display(d=a);/结果为不定值(x)e
34、ndendmodule782.3.3 相等关系运算符相等关系运算符相等关系运算符是对两个操作数进行比较，比较的结果有三种：真(1)、假(0)和不定值(x)。Verilog HDL语言中有四种相等关系运算符：等于(=)、不等于(!=)、全等(=)、非全等(!=)。这四种运算符都是双目运算符，要求有两个操作数。并且，这四种相等运算符的优先级别是相同的。“=”和“!=”称为逻辑等式运算符，其结果由两个操作数的值决定，由于操作数中某些位可能是不定值x和高阻态值z，所以结果可能为不定值x。79“=”和“!=”运算符则不同，它是对操作数进行按位比较，两个操作数必须完全一致，其结果才是1，否则为0。但是，若
35、两个操作数对应位出现不定值x和高阻值z，则可认为是相同的。“=”和“!=”运算符常用于case表达式的判别，所以又称为“case等式运算符”。表2.3-2列出了“=”和“=”的真值表，帮助理解两者的区别。80表2.3-2(a)“=”运算符的真值表表2.3-2(b)“=”运算符的真值表81例2.3-4 相等关系运算举例。module equal_tb;reg3:0a,b,c,d;initial begina=4b0 xx1;b=4b0 xx1;c=4b0011;d=2b10;82$display(a=b);/结果为不定值(x)$display(c=d);/结果为真(1)$display(a=b)
36、;/结果为真(1)$display(c=d);/结果为假(0)endendmodule832.3.4 逻辑运算符逻辑运算符逻辑运算符有三种，分别是逻辑与运算符(&)、逻辑或运算符(|)、逻辑非运算符(!)。其中逻辑与和逻辑或是双目运算符，逻辑非为单目运算符。逻辑运算符的操作数只能是逻辑0或者逻辑1。三种逻辑运算符的真值表如表2.3-3所示。84表2.3-3 逻辑运算符的真值表85在逻辑运算符的操作过程中，如果操作数是1位的，那么1就代表逻辑真，0就代表逻辑假；如果操作数是由多位组成的，则当操作数每一位都是0时才是逻辑0值，只要有某一位为1，这个操作数就是逻辑1值。例如：寄存器变量a、b的初值分
37、别为4b1110和4b0000，则!a=0，!b=1，a&b=0；a|b=1。需注意的是，若操作数中存在不定态x，则逻辑运算的结果也是不定态，例如：a的初值为4b1100，b的初值为4b01x0，则!a=0，!b=x，a&b=x，a|b=x。862.3.5 按位运算符按位运算符数字逻辑电路中，信号与信号之间的运算称为位运算。Verilog HDL提供了以下五种类型的位运算符：按位取反()、按位与(&)、按位或(|)、按位异或()、按位同或()。位逻辑运算符对其自变量的每一位进行操作，例如，表达式A|B的结果是A和B的对应位相或的值。表2.3-4表2.3-6给出了按位与、按位或和按位异或的真值表
38、。87表2.3-4 按位与的真值表88表2.3-5 按位或的真值表89表2.3-6 按位异或的真值表90需要注意的是，两个不同长度的数据进行位运算时，会自动地将两个操作数按右端对齐，位数少的操作数会在高位用0补齐，然后逐位进行运算，运算结果的位宽与操作数中的位宽较大者相同。91例2.3-5 按位运算举例。module bit_tb;reg2:0a;reg4:0b;initial begin a=5b101;/运算的时候a自动变为5b00101 b=5b11101;$display(%b,a);/结果为3b010$display(%b,b);/结果为5b0001092$display(%b,a&
39、b);/结果为5b00101$display(%b,a|b);/结果为5b11101$display(%b,ab);/结果为5b11000 endendmodule932.3.6 归约运算符归约运算符归约运算符按位进行逻辑运算，属于单目运算符。由于这一类运算符操作的结果是产生1位逻辑值，因而被形象地称为缩位运算符。Verilog HDL中，缩位运算符包括&(与)、|(或)、(异或)以及相应的非操作&、|、。归约运算符的操作数只有一个。归约运算符的运算过程是：设a是一个4位的寄存器型变量，它的四位分别是a0、a1、a2和a3。当对a进行缩位运算时，先对a0和a1进行缩位运算，产生1位的结果，再将
40、这个结果与a2进行缩位运算，再接着是a3，最后产生1位的操作结果。94例2.3-6 归约操作举例。module cut_tb;reg5:0a;initial begin a=6b101011;$display(%b,&a);/结果为1b0$display(%b,|a);/结果为1b1$display(%b,a);/结果为1b0 endendmodule952.3.7 移位运算符移位运算符移位运算符有两种：左移位运算符()。运算过程是将左边(右边)的操作数向左(右)移，所移动的位数由右边的操作数来决定，然后用0来填补移出的空位。96例2.3-7 移位操作举例。module shift_tb;re
41、g5:0a,b,c,d;reg7:0e;initial begina=6b101101;b=a3;d=a7;e=a2;97$display(%b,b);/结果为6b110100$display(%b,c);/结果为6b000101$display(%b,d);/结果为6b000000$display(%b,e);/结果为8b10110100 endendmodule从上例可以看出，a在移位后，用0来填补了空出的位。进行移位运算时应当注意移位前后变量的位数。982.3.8 条件运算符条件运算符条件运算符是Verilog HDL里唯一的三目运算符，它根据条件表达式的值来选择执行表达式，其表达形式为
42、：?:其中，条件表达式的计算结果有真(1)、假(0)和不定态(x)三种。当条件表达式的结果为真时，执行表达式1，当条件表达式的结果为假时，执行表达式2。如果条件表达式的结果为不定态x，则模拟器将按位对表达式1的值与表达式2的值进行比较，位与位的比较按表2.3-7的规则产生每个结果位，从而构成条件表达式的结果值。99表2.3-7 条件表达式为不定态时的结果产生规则100例2.3-8 条件运算举例。module mux2(in1,in2,sel,out);input 3:0in1,in2;input sel;output 3:0out;wire 3:0out;assign out=(!sel)?i
43、n1:in2;/sel为0时out等于in1，反之为in2endmodule101例2.3-8描述了一个2选1的数据选择器，图2.3-1是其电路结构。若该数据选择器的sel端为不定态x，则out由in1和in2按位运算的结果得出。若in1=4b0011，in2=4b0101，则按照上述真值表得出out=4b0 xx1。102图2.3-1 2选1数据选择器1032.3.9 连接和复制运算符连接和复制运算符Verilog HDL语言中还有两个特殊的运算符：连接运算符()和复制运算符()。连接运算符是把位于大括号()中的两个或两个以上信号或数值用逗号(,)分隔的小表达式按位连接在一起，最后用大括号括
44、起来表示一个整体信号，形成一个大的表达式。其格式为：信号1的某几位，信号2的某几位，信号n的某几位104重复运算符()将一个表达式放入双重花括号中，复制因子放在第一层括号中。它为复制一个常量或变量提供了一种简便方法。例2.3-9 连接和复制操作举例。module con_rep_tb;reg 2:0a;reg 3:0b;105reg 7:0c;reg 4:0d;reg 5:0e;initial begina=3b101;b=4b1110;c=a,b;/连接操作d=a2:1,b2:0;/连接操作106 e=2a;/复制操作$display(%b,c);/结果为8b01011110$display
45、(%b,d);/结果为5b10110$display(%b,e);/结果为6b101101 endendmodule1072.4.1 模块的基本概念模块的基本概念模块(module)是Verilog HDL语言的基本单元，它代表一个基本的功能块，用于描述某个设计的功能或结构，以及与其它模块通信的外部端口。一个电路设计不仅仅局限于一个模块的设计，而是由多个模块组合而成，因此一个模块的设计只是一个系统设计中某个层次的设计。2.4 模模 块块108图2.4-1 模块结构组成109从图2.4-1可以看出，一个模块主要包括模块的开始与结束、模块端口定义、模块数据类型说明和模块逻辑功能描述几个基本部分。(
46、1)模块的开始与结束：模块在语言形式上是以关键词module开始、以关键词endmodule结束的一段程序，其中模块开始语句必须要以分号结束。模块的开始部分包括模块名(name)和端口列表(port_list)，模块名是模块唯一性的标识符，而端口列表是由模块各个输入、输出和双向端口变量组成的一张列表，这些端口用来与其它模块进行连接(不妨理解为集成电路的引脚)。110(2)模块端口定义：用来定义端口列表里的变量哪些是输入(input)、输出(output)和双向端口(inout)以及位宽。(3)模块数据类型说明：数据类型包括wire、reg、memory和parameter等，用来说明模块中所用
47、到的内部信号、调用模块等的声明语句和功能定义语句。一般来说，module的input缺省定义为wire类型；output信号可以是wire类型，也可以是reg类型(条件是在always或initial语句块中被赋值)；inout一般为tri(三态线)类型，表示有多个驱动源。111(4)模块逻辑功能描述：用来产生各种逻辑(主要是组合逻辑和时序逻辑)，主要包括initial语句、always语句、其它子模块实例化语句、门实例化语句、用户自定义原语(UDP)实例化语句、连续赋值语句(assign)、函数(function)和任务(task)。因此由上述模块的结构组成可以看出，模块在概念上可等同于一个
48、器件，比如通用器件(与门、三态门等)或通用宏单元(计数器、ALU、CPU)等。一个模块可在另一个模块中调用，一个模块代表了一个特定功能块。112一个电路设计可由多个模块组合而成，因此一个模块的设计只是一个系统设计中某个层次的设计。模块设计可采用多种建模方式，一般包括行为描述方式、结构描述方式以及混合描述方式(混合使用结构描述和行为描述)。通过下例的Verilog HDL设计的简单模块，可结合模块结构体会Verilog HDL代码和电路图的含义。113例2.4-1 上升沿D触发器。module dff(din,clk,q);input din,clk;output q;reg q;always(
49、posedge clk)q=din;endmodule 114其中，“module dff(din,clk,q);”和“endmodule”标志着模块的开始和结束，“input din,clk;”和“output q;”为端口定义部分，“reg q;”为数据类型说明部分，“always(posedge clk)”和“q=din;”为逻辑功能描述部分。该例描述了一个简单的D触发器，图2.4-2是其电路图，虚线框里的部分可以理解为模块的概念，它是一个具有D触发器功能的模块，两边的din、clk和q是模块的输入和输出端口。115图2.4-2 D触发器1162.4.2 端口端口1端口的定义端口的定义端
50、口是模块与外界或其它模块沟通的信号线。模块的端口可以是输入端口(input)、输出端口(output)或双向端口(inout)。缺省状态下，端口类型都将默认为wire类型。需要注意的是，在某一端口的类型声明中，类型声明的长度必须和端口声明的长度一致。117一个模块往往具有多个端口，它们是本模块和其它模块进行联系的标志。在模块定义格式中，“模块端口列表”列出了模块具有的外部可见端口，该“模块端口列表”内的每一个端口项都代表着一个模块端口。Verilog HDL语言中有如下三种端口声明方式。输入端口：input信号位宽-1:0 端口名1；输出端口：output信号位宽-1:0端口名1；输入/输出端
