1、第二章第二章 大规模可编程逻辑器件大规模可编程逻辑器件 PLD简介 可编程逻辑器件的分类可编程逻辑器件的分类 CPLDFPGA CPLD/FPGA的配置的配置 CPLD/FPGA总结总结2.12.1 PLD简介 输入缓冲电路与阵列或阵列输出缓冲电路输入输出基本基本PLD器件的原理结构图器件的原理结构图可编程逻辑器件的发展历程可编程逻辑器件的发展历程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改进的改进的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件内嵌复杂内嵌复杂功能模块功能模块的的SoPC PLD的生产厂家众多，产品名称各异，分类方法
2、多样。 常见的PLD产品：PROM、EPROM、EEPROM、PLA、FPLA、PAL、GAL、CPLD、 EPLD、EEPLD、HDPLD、FPGA、pLSI、 ispLSI、ispGAL、ispGDS等。2.22.2、可编程逻辑器件的分类可编程逻辑器件的分类低密度PLD：高密度PLD（HDPLD）：超过500门 PLD低密度的PLD，如PLA、PROM、PAL、GAL高密度的PLD（HDPLD）1、根据器件密度分为： FPGA（Field Programmable Gates Array） CPLD（Complex Programmable Logic Device） FPGA：内部互连结
3、构由多种长度不同的连线资 源组成，每次布线的延迟可不同，属统 计型结构。逻辑单元主体为由静态存储 器（SRAM）构成的函数发生器，即查找 表。通过查找表可实现逻辑函数功能。 采用SRAM工艺。2、根据器件互连结构、逻辑单元结构分为： CPLD：内部互连结构由固定长度的连线资 源组成，布线的延迟确定，属确定型结构。逻 辑单元主要由“与或阵列”构成。该结构来自于 典型的PAL、GAL器件的结构。采用EEPROM工艺。 任意一个组合逻辑都可以用“与或”表达 式来描述，所以该“与或阵列”结构能实现大 量的组合逻辑功能。一次性编程：PROM、PAL重复可编程：紫外线擦除：数十次； E2CMOS工艺：上千
4、次； SRAM结构：上万次3、从可编程特性分为:4、从编程元件分为:n熔丝型开关；n可编程低阻电路元件；nEPROM；nEEPROM；nSRAM；2.3 CPLD结构与工作原理结构与工作原理(1) 逻辑阵列块逻辑阵列块(LAB)- MAX7128S的的结构结构2.3 CPLD结构与工作原理结构与工作原理 MAX7000系列的单个宏单元结构系列的单个宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄 存 器旁路并行扩展项通往 I/O模块通往 PIA乘积项选择矩阵来自 I/O引脚全局时钟QDEN来自来自 PIA的的 36个信号个信号快速输入选择快速输入选择2(2) 宏单
5、元宏单元2.3 CPLD结构与工作原理结构与工作原理(3) 扩展乘积项扩展乘积项共享扩展乘积共享扩展乘积项结构项结构2.3 CPLD结构与工作原理结构与工作原理(4) 可编程连线阵列可编程连线阵列(PIA)(5) 不同的不同的LAB通过在可编程连线阵列通过在可编程连线阵列(PIA)上布线，以相互连接构成所需的逻辑。上布线，以相互连接构成所需的逻辑。PIA信号布线到信号布线到LAB的方式的方式(6)I/O控控制块制块EPM7128S器器件的件的I/O控制控制块块2.4 FPGA结构与工作原理结构与工作原理2.4.1 查找表查找表0000010100000101161RAM输入A输入B输入C输入D
6、查找表输出多路选择器FPGA查找表单元内部结构查找表单元内部结构查找表LUT输入1输入2输入3输入4输出FPGA查找查找表单元：表单元： 一个一个N输入查找表输入查找表 (LUT，Look Up Table)可以实现可以实现N个输个输入变量的任何逻辑功能，如入变量的任何逻辑功能，如 N输入输入“与与”、 N输入输入“异或异或”等。等。 输入多于输入多于N个的函数、方程必须分开用几个查找表（个的函数、方程必须分开用几个查找表（ LUT）实现）实现输出输出查黑查黑找盒找盒表子表子输入输入1输入输入2输入输入3输入输入4基于查找表的结构模块基于查找表的结构模块 2.4.2 FLEX10K系列器件系列
7、器件FLEX 10K内部结构内部结构.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOC.IOCIOCEABEAB嵌入式嵌入式阵列块阵列块快速通道互连快速通道互连逻辑阵列块逻辑阵列块 (LAB)逻辑单元逻辑单元(1) 逻辑单元逻辑单元LELE(LC)结构图结构图数据1Lab 控制 3LE 输出进位链级联链查找表 (LUT)清零和预置逻辑时钟选择进位输入级联输入进位输出级联输出Lab 控制 1CLRNDQ数据2数据3数据4Lab 控制 2Lab 控制 4(2) 逻辑阵列逻辑阵列LAB是由一系列的
8、相邻是由一系列的相邻LE构成的构成的FLEX10K LAB的结的结构图构图(3) 快速通道快速通道(FastTrack)由一系列连续的水平和垂直布线由一系列连续的水平和垂直布线通路贯穿整个器件通路贯穿整个器件(4) I/O单元与专用输入端口单元与专用输入端口I/O单元结构图单元结构图(5) 嵌入式阵列块嵌入式阵列块EAB是在输入、输出口上带有寄存是在输入、输出口上带有寄存 器的器的RAM块，是由一系列的嵌入式块，是由一系列的嵌入式RAM单元构成。单元构成。用用EAB构成不构成不同结构的同结构的RAM和和ROM 输出时钟DRAM/ROM256x8512x41024x22048x1DDD写脉冲电路
9、输出宽度8 , 4 , 2 , 1 数据宽度8 , 4 , 2 , 1地址宽度 8,9,10,11 写使能输入时钟nEAB的大小灵活可变n 通过组合EAB 可以构成更大的模块n 不需要额外的逻辑单元，不引入延迟， EAB 可配置为深度达2048的存储器EAB 的字长是可配置的的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8EAB 可以用来实现乘法器 VS非流水线结构非流水线结构,使用使用35个个 LE,速度为速度为 34 MHz 流水线结构速度为流水线结构速度为100 MHz, EAB8890 MHz用用EAB实现的流水
10、线实现的流水线乘法器操作速度可达乘法器操作速度可达 90 MHz!实例实例: 4x4 乘法器乘法器+(6 LE)+(6 LE)+(7 LE)8LELELELELELELELELELELELELELELELEFPGA/CPLD多电压兼容系统内核电压 3.3V、2.5V或 1.8V 接受 2.5V、3 . 3 V 或 者 5 . 0 V 输 入输 出 电 位标准 Vccio2.5 CPLD和和FPGA的编程和配置的编程和配置10芯下载口芯下载口引脚12345678910PS 模式DCKGNDCONF_DONEVCCnCONFIG-nSTA TUS-DATA0GNDJATG模式TCKGNDTDOVC
11、CTMS-TDIGND接口各引脚信号名称接口各引脚信号名称此接口既可作编此接口既可作编程下载口，也可作程下载口，也可作JTAG接口接口 ALTERA 的的 ByteBlaster（MV）下载接口）下载接口FPGA/CPLD配置方式CPLDISPIn System ProgrammabilityFPGA的配置方式：使用配置器件:使用EPC2，EPC1等配置器件进行管理被动串行模式（PS）:利用串行同步微控制器接口进行配置被动并行同步模式（PPS）:利用并行同步微控制器接口进行配置被动并行异步模式（PPA）:利用并行异步微控制器接口进行配置被动串行异步模式（PSA）:利用串行异步微控制器接口进行配
12、置JTAG方式：利用IEEE.1149.1(JTAG)脚进行配置2.6.1 FPGA/CPLD的的ISP方式编程方式编程 单个单个 CPLD编程下载连接图编程下载连接图TCK、TDO、TMS、TDI为为CPLD的的JTAG口口对CPLD编程多多CPLD芯片芯片ISP编程连接方式编程连接方式ISP功能提高设计和应用的灵活性功能提高设计和应用的灵活性n 减少对器件减少对器件的触摸和损的触摸和损伤伤n 不计较器件不计较器件的封装形式的封装形式n 允许一般的存储允许一般的存储n 样机制造方便样机制造方便n 支持生产和测试支持生产和测试流程中的修改流程中的修改n 允许现场硬允许现场硬件升级件升级n 迅速
13、方便地迅速方便地提升功能提升功能未编程前先未编程前先焊接安装焊接安装系统内编程系统内编程-ISP在系统现场在系统现场重编程修改重编程修改FPGA的配置电路原理图的配置电路原理图OTP配置器件：配置器件：EPC1441、EPC1、EPC2等等 FPGA配置器件配置器件用专用配置器件配置用专用配置器件配置FPGA DCLK nCSnINIT_CONF OE DATA PC机FPGAFPGAEPC2EPC2配置芯片配置芯片配置电路和JTAG编程端口DCLKCONF_DONEnCONFIGnSTATUSDATA0TCKTMSTDOTDITCKTMSTDOTDI配置配置 编程编程利用利用FLASH结构的
14、结构的EPC2为为FPGA作配置作配置使用单片机配置使用单片机配置FPGA（PPS）MCU用用PPS模式配置模式配置FPGA电路电路MCU用用PPS模式配置多个模式配置多个FPGA电路电路用用89C52进行配置进行配置实实 验验单片机和单片机和EPROMEPROM配置配置FPGAFPGA电路设计电路设计 根据前面的叙述设计一个可对根据前面的叙述设计一个可对EPF10K20EPF10K20配置的电配置的电路，其中的配置文件存储器可以用路，其中的配置文件存储器可以用EPROM(EPROM(如如27C512)27C512)担任，配置控制器用担任，配置控制器用EPM7128SEPM7128S或或89C
15、5189C51来担任，要求来担任，要求EPROMEPROM能放置能放置4 4个配置文件，由个配置文件，由CPLDCPLD或单片机通过控或单片机通过控制制EPROMEPROM地址线的方式，根据接受命令的方式对地址线的方式，根据接受命令的方式对FPGAFPGA配置不同的配置文件。配置不同的配置文件。 注：本实验可作为一个毕业设计项目。注：本实验可作为一个毕业设计项目。2.6 CPLD与与FPGA总结总结CPLDFPGA内部结构内部结构ProducttermLookup Table程序存储程序存储内部内部EEPROMSRAM，外挂，外挂EEPROM资源类型资源类型组合电路资源丰富组合电路资源丰富触发
16、器资源丰富触发器资源丰富集成度集成度低低高高使用场合使用场合完成控制逻辑完成控制逻辑能完成比较复杂的算法能完成比较复杂的算法速度速度慢慢快快其他资源其他资源EAB，锁相环，锁相环保密性保密性可加密可加密一般不能保密一般不能保密1、FPGA采用SRAM进行功能配置，可重复编 程，但系统掉电后，SRAM中的数据丢失。因此，需在FPGA外加EPROM，将配置数据写入其中，系统每次上电自动将数据引入SRAM中。 CPLD器件一般采用EEPROM存储技术，可重复编程，并且系统掉电后，EEPROM中的数据不会丢失，适于数据的保密。CPLD与FPGA的区别2、FPGA器件含有丰富的触发器资源，易于实现时序逻
17、辑，如果要求实现较复杂的组合电路则需要几个CLB结合起来实现。CPLD的与或阵列结构，使其适于实现大规模的组合功能，但触发器资源相对较少。3、 FPGA为细粒度结构，CPLD为粗粒度结构。FPGA内部有丰富连线资源，CLB分块较小，芯片的利用率较高。CPLD的宏单元的与或阵列较大，通常不能完全被应用，且宏单元之间主要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA器件低。CPLD与FPGA的区别4、FPGA为非连续式布线，CPLD为连续式布线。FPGA器件在每次编程时实现的逻辑功能一样，但走的路线不同，因此延时不易控制，要求开发软件允许工程师对关键的路线给予限制。CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线实现逻辑单元之间的互连。连续式互连结构消除了分段式互连结构在定时上的差异，并在逻辑单元之间提供快速且具有固定延时的通路。CPLD与FPGA的区别FPGA/CPLD的选择器件的逻辑资源量的选择FPGA /CPLD的选择芯片速度的选择器件功耗的选择FPGA 和CPLD封装的选择其他因素
