1、11.1 触发器触发器11.1.1 基本基本R-S触发器触发器&RDSDQQRD-RESET直接复位端直接复位端S D-SET直接直接置位端置位端Q,Q 输出端输出端 1.电路的特点（电路的特点（SD和和RD低电平有效）低电平有效）组成：用组成：用2个与非门个与非门(或或非门或或非门)构成构成2022-7-28R-S触发器真值表触发器真值表RDSDQQ 0 1 0 1(复位复位)1 0 1 0(置位置位)1 1 保持原状保持原状 0 0 不确定不确定&RDSDQQ011100RD=0同时同时SD=1时时,Q=0。故。故RD称为称为复位端复位端,或称为或称为清清0端端2.逻辑功能逻辑功能2022
2、-7-28R-S触发器真值表触发器真值表&RDSDQQ011100RDSDQQ 0 1 0 1(复位复位)1 0 1 0(置位置位)1 1 保持原状保持原状 0 0 不确定不确定SD=0同时同时RD=1时时,Q=1。故。故SD称为称为置位端置位端,或称为或称为置置1端端2022-7-28&RDSDQQR-S触发器真值表触发器真值表RDSDQQ 0 1 0 1(复位复位)1 0 1 0(置位置位)1 1 保持原状保持原状 0 0 不确定不确定 指指R、S从从01或或10变成变成11时时,输出端状态不变输出端状态不变1111002022-7-28&RDSDQQR-S触发器真值表触发器真值表RDSD
3、QQ 0 1 0 1(复位复位)1 0 1 0(置位置位)1 1 保持原状保持原状 0 0 不确定不确定 指指RD、SD同时从同时从00变成变成11时时,输出端状态不定输出端状态不定0011112022-7-28R-S触发器真值表触发器真值表RDSDQQ 0 1 0 1(复位复位)1 0 1 0(置位置位)1 1 保持原状保持原状 0 0 不确定不确定 指指RD、SD同时从同时从00变变成成11时时,输出端状态不定输出端状态不定&RDSDQQ00111111&RDSDQQ001111110000即即Q、Q也可能是也可能是01,也可能是也可能是10设计电路时此种情况设计电路时此种情况应避免应避免
4、2022-7-28R-S 触发器特点触发器特点:(1)触发器的输出有两个稳态触发器的输出有两个稳态(Q=0,Q=1或或Q=1,Q=0),称为称为双稳态触发器双稳态触发器，说明它有记忆功能。，说明它有记忆功能。(2)利用加于利用加于RD和和SD端的负脉冲可使触发器由一个稳端的负脉冲可使触发器由一个稳态转换到另一个稳态。加入的负脉冲称为触发脉态转换到另一个稳态。加入的负脉冲称为触发脉冲。冲。(3)可以利用可以利用 RD和和SD对触发器直接置位或复位。对触发器直接置位或复位。3.触发器翻转的转换时间触发器翻转的转换时间触发器从一个状态转换到另一个状态所需的时间称为触发器从一个状态转换到另一个状态所需
5、的时间称为转换时间转换时间。2022-7-28（补充补充）R-S触发器应用举例触发器应用举例:单脉冲发生器单脉冲发生器&RDSDQQ+5V+5V4.7k 4.7k K2022-7-28R-S触发器应用举例触发器应用举例:单脉冲发生器单脉冲发生器&RDSDQQ+5V+5V4.7k 4.7k K2022-7-28R-S触发器应用举例触发器应用举例:单脉冲发生器单脉冲发生器&RDSDQQ+5V+5V4.7k 4.7k KQQt正脉冲正脉冲负脉冲负脉冲2022-7-2811.1.2 同步同步RS触发器触发器1电路的组成和逻辑功能电路的组成和逻辑功能 图图11-4 同步同步RS触发器触发器&RDSDQQ
6、&RSCP触发器只有在触发器只有在同步信同步信号（时钟脉冲信号号（时钟脉冲信号Clock Pulse）到达时到达时才根据输入信号改变才根据输入信号改变状态状态 当当CP=0时，触发器时，触发器的状态不改变；的状态不改变；CP为高电位时，状态为高电位时，状态发生相应的翻转。发生相应的翻转。2022-7-28RDSDSCPQQS 1S C1 1R RR图图11-5 同步同步RS触发器图形符号触发器图形符号 触发器功能表触发器功能表CP R S Q n+1 说明说明 1 0 0 Qn 保持保持 1 0 1 1 置置1 1 1 0 0 清清0 1 1 1 不定不定 避免避免 0 Qn 保持保持2022
7、-7-28根据真值表，以根据真值表，以S、R和和 nQ得到同步得到同步RS触发器的特性触发器的特性方程方程10nnQSRQS R（11-1）式中式中0S R 是约束条件，意味着是约束条件，意味着S和和R不能同时为不能同时为1。nQ1nQ的状态共同决定触发器的次态的状态共同决定触发器的次态但应特别指出但应特别指出，只有在，只有在CP=1期间，特性方程才有效，期间，特性方程才有效，并由并由S、R和和在在CP=0期间触发器被封锁，其输出状态不变。在期间触发器被封锁，其输出状态不变。在以后的时序逻辑电路的讨论中，一般不把以后的时序逻辑电路的讨论中，一般不把CP脉冲脉冲作为输入信号，而仅仅把它看作一个控
8、制信号。作为输入信号，而仅仅把它看作一个控制信号。;而而2022-7-282.触发器的触发器的“空翻空翻”现象现象要保证每来一个时钟脉冲，同步要保证每来一个时钟脉冲，同步RS触发器至多翻触发器至多翻转一次，就必须要求在时钟脉冲高电平持续时间转一次，就必须要求在时钟脉冲高电平持续时间（即（即CP=1），），输入信号输入信号S和和R保持不变保持不变。触发器发生两次、甚至多次翻转，这种现象称为触触发器发生两次、甚至多次翻转，这种现象称为触发器的发器的“空翻空翻”现象。现象。同步同步RS触发器在计数状态下的工作触发器在计数状态下的工作:把同步把同步RS触发器的触发器的Q、Q分别与输入端分别与输入端R、
9、S相连，相连，就构成计数式就构成计数式RS触发器。触发器。图图11-6 同步同步RS触发器接成计数型触发器触发器接成计数型触发器2022-7-28同步同步RS触发器能在计数状态下正触发器能在计数状态下正常工作对常工作对CP的宽度有严格的限制的宽度有严格的限制,CP的宽度又必须大于的宽度又必须大于2tpd，宽度宽度必须在必须在23tpd之间之间此这种类型的计数此这种类型的计数器没有实用价值器没有实用价值 2022-7-2811.1.3 主从型主从型JK触发器触发器主从型主从型JK触发器由两级同步触发器由两级同步RS触发器串接而成，触发器串接而成，如如图图11-7所示。所示。端交叉反馈到主触发器的
10、输入端交叉反馈到主触发器的输入从触发器的从触发器的Q、Q控制端，便构成控制端，便构成主从型主从型JK触发器。触发器。当当J=K=0时，触发器输入端被封锁，时，触发器输入端被封锁，CP对对触发器不起作用，所以，输出保持原状态。触发器不起作用，所以，输出保持原状态。1电路的组成和符号电路的组成和符号2.主从型主从型JK触发器的工作原理与逻辑功能触发器的工作原理与逻辑功能2022-7-28主触发器主触发器 从触发器从触发器 图图11-7 主从型主从型JK触发器触发器2022-7-28 当当J=0，K=1时若触发器原来处于时若触发器原来处于1状态则在状态则在CP=1时主触发器置时主触发器置0再将主触发
11、器的状态送入从触再将主触发器的状态送入从触发器，发器，完成了置完成了置0的功能。的功能。若触发器原来处于若触发器原来处于0状态当状态当J=0，K=1时在时在CP到来之后，到来之后，触发器都被置触发器都被置0。当当J=1，K=0时，按同样的方法分析可知，无时，按同样的方法分析可知，无论触发器原状态如何，论触发器原状态如何，CP过后触发器的状态必定是过后触发器的状态必定是Q=1，Q=0。当当J=K=1时，在时，在CP=1时，将从触发器的相反时，将从触发器的相反状态存入主触发器状态存入主触发器；又在又在CP由由1变为变为0时，将主触时，将主触发器的状态送入从触发器。发器的状态送入从触发器。，每来一个
12、时钟脉冲，每来一个时钟脉冲，触发器的状态向相反的状态翻转：触发器的状态向相反的状态翻转：Qn+1=Qn 2022-7-28JKQn+100Qn01010111 Qn表表11-3 JK触发器功能表触发器功能表 同步输入端同步输入端 1nnnQJQKQ逻辑功能的分析，是在假设逻辑功能的分析，是在假设CP=1期间期间J、K输入信输入信号状态保持不变的条件下进行的号状态保持不变的条件下进行的 2022-7-28例例11-1 主从型主从型JK触发器的触发器的J、K输入信号如输入信号如图图11-8所所示，试画出输出端示，试画出输出端Q的波形。的波形。解解:根据表根据表11-3可画出相应的可画出相应的Q端的
13、波形。端的波形。图图11-8 2022-7-283.异步输入端异步输入端RD和和SD的作用的作用SD和和RD端的作用不受端的作用不受CP同步控制同步控制11.1.4 边沿触发型边沿触发型JK触发器触发器为解决主从型为解决主从型JK触发器触发器CP=1期间，期间，J、K端的端的正向干扰可能使触发器产生误动作问题，产生正向干扰可能使触发器产生误动作问题，产生了了边沿型边沿型JK触发器触发器。特点：特点：它的抗干扰性能要比主从型触发器好它的抗干扰性能要比主从型触发器好,边沿型触发器有边沿型触发器有正正边沿和边沿和负负边沿两种触发方式边沿两种触发方式 负边沿触发器在下降沿触发后的状态取决于负边沿触发器
14、在下降沿触发后的状态取决于下降沿之前下降沿之前J、K的情况。负边沿型的情况。负边沿型JK触发触发器的逻辑功能同主从型器的逻辑功能同主从型JK触发器触发器 2022-7-28图图11-9 T109双双JK触触发器外引线排列图发器外引线排列图 图图11-10 74LS76双双JK触发器外引线排列图触发器外引线排列图 2022-7-2811.1.5.维持阻塞型维持阻塞型D触发器触发器&RDSDQQ&DCP符号符号QRDSD1DCQ2022-7-281在在CP到达前，到达前，D=1在时钟脉冲来到之前在时钟脉冲来到之前,即即CP=0,此时此时F门的输出门的输出f=0，E门的输出门的输出e=1。在。在CP
15、由由0变为变为1后后,D门的输入中因有门的输入中因有f=0,使其输出使其输出d保持为保持为1,C门的输入全为门的输入全为1,故故c输出由输出由1变变0。c的的0输出输出,一方面驱使由一方面驱使由A、B门组成的基本触门组成的基本触发器置发器置1,于是于是Q=1,=0;另一方面反馈到另一方面反馈到E门和门和D门，门，封锁了封锁了E门和门和D门，使门，使e=1、d=1，这样，这样c=0的的反馈信号既维持了置反馈信号既维持了置1信号（信号（c=0）,又阻塞了置又阻塞了置0信信号号,(d=0)的产生。因此在的产生。因此在CP高电平期间高电平期间,D端的变化只端的变化只能引起能引起f的变化的变化,不会进一
16、步引起触发器输出状态的变不会进一步引起触发器输出状态的变化。当化。当CP再由再由1变为变为0时时,C、D门被封锁，触发器的状门被封锁，触发器的状态当然不会改变。态当然不会改变。Q2022-7-282在在CP到达前，到达前，D=0在时钟脉冲来到之前，即在时钟脉冲来到之前，即CP=0，此时，此时e=0，f=1在在CP由由0变为变为1后，后，D门的输入全部为门的输入全部为1。其输出。其输出d由由1变变为为0，而，而C门则因门则因e=0，所以其输出保持为，所以其输出保持为c=1。d的的0输出，一方面驱使由输出，一方面驱使由A、B门组成的基本触发器置门组成的基本触发器置0，于是于是Q=0，=1；另一方面
17、又反馈到；另一方面又反馈到F门的输入端，门的输入端，封锁了信号的输入通道，使得在封锁了信号的输入通道，使得在CP=1期间，无论期间，无论D端信号如何变化，都能保持端信号如何变化，都能保持e为为0、f为为1，从而保证了，从而保证了c=1，d=0既维持了置既维持了置0信号（信号（d=0），又阻塞了置），又阻塞了置1信号（信号（c=0）的产生，使输出）的产生，使输出Q和在和在CP=1期间不期间不再变化。再变化。CP回到低电位时，回到低电位时，C、D门被封锁，触发器门被封锁，触发器的状态不会改变。的状态不会改变。Q2022-7-28由于当一位数置于由于当一位数置于D端时，它要待到下一个端时，它要待到下
18、一个CP到来到来时才被传送到时才被传送到Q输出端，因此又把输出端，因此又把D触发器叫做触发器叫做延迟延迟（Delay）触发器）触发器。DQn+10011表表11-4 D触发器的功能表触发器的功能表D触发器的特性方程为触发器的特性方程为:1nQD（11-3）2022-7-2811.1.6 触发器的触发方式触发器的触发方式1电位触发方式电位触发方式 电位电位触发触发方式方式 正电位触发正电位触发:触发器只能在触发器只能在CP=1期间翻转，期间翻转，而在而在CP=0期间不能翻转期间不能翻转 负电位触发负电位触发:触发器只能在触发器只能在CP=0期间翻转，期间翻转，而在而在CP=1期间不能翻转期间不能
19、翻转 为了在逻辑符号图上与其他两种触发方式加以区为了在逻辑符号图上与其他两种触发方式加以区别，其别，其CP端不加端不加“”符号，而正、负电位触发则符号，而正、负电位触发则以在以在CP端属部端属部有无小圆圈有无小圆圈来区分。来区分。2022-7-282主从触发方式主从触发方式 特点特点:触发过程分主、从两步完成触发过程分主、从两步完成 缺点缺点:在在CP=1期间，输入信号不允许变化，否则期间，输入信号不允许变化，否则就有可能产生不符合该触发器逻辑状态表的就有可能产生不符合该触发器逻辑状态表的错误结果。错误结果。主从触发方式的触发器在逻辑符号图上，其主从触发方式的触发器在逻辑符号图上，其CP端加端
20、加“”符号，对于前（正）后（负）沿翻转则以在符号，对于前（正）后（负）沿翻转则以在CP端属部有无小圆圈来区分。端属部有无小圆圈来区分。3.边沿触发方式边沿触发方式 特点特点:触发器只在时钟脉冲跳变时发生翻转，而在维触发器只在时钟脉冲跳变时发生翻转，而在维持为持为0或维持为或维持为1期间，输入信号的任何变化都期间，输入信号的任何变化都不会影响触发器的输出状态。不会影响触发器的输出状态。2022-7-28其逻辑符号图与主从触发方式的触发器相同其逻辑符号图与主从触发方式的触发器相同 11.2 时序逻辑电路分析时序逻辑电路分析时序逻辑电路由时序逻辑电路由组合逻辑电路组合逻辑电路和和存储电路存储电路两部
21、分组成两部分组成 存储电路的存储电路的输出状态必须反馈到组合电路的输入端输出状态必须反馈到组合电路的输入端,与与输入信号一起，共同决定组合逻辑电路的输出。输入信号一起，共同决定组合逻辑电路的输出。图图11-12 时序逻辑时序逻辑电路结构电路结构 框图框图2022-7-281,nnt t表示相邻的两个离散时间表示相邻的两个离散时间 式中式中 输出方程输出方程:()(),()YF XQnnnttt驱动方程驱动方程:()(),()ZH XQnnnttt状态方程状态方程:1()(),()QG ZQnnnttt（11-4）根据时钟脉冲加入方式的不同分为根据时钟脉冲加入方式的不同分为同步时序逻辑电路同步时
22、序逻辑电路和和异步时序逻辑电路异步时序逻辑电路 根据输出信号的特点将时序电路分为根据输出信号的特点将时序电路分为米利（米利（Mealy）型）型和和摩尔（摩尔（Moore）型）型11.2.1 时序逻辑电路的基本分析方法时序逻辑电路的基本分析方法2022-7-28时序逻辑电路分析时序逻辑电路分析就是分析给定逻辑电路的逻辑功能就是分析给定逻辑电路的逻辑功能 其一般步骤其一般步骤:(1)分析电路的组成。分析电路的组成。(2)根据给定的电路，写出写出每个触发器的时钟根据给定的电路，写出写出每个触发器的时钟 方方程、驱动方程和输出方程程、驱动方程和输出方程(3)把各个触发器的驱动方程代入触发器的特性方把各
23、个触发器的驱动方程代入触发器的特性方程，得出各触发器的状态方程。程，得出各触发器的状态方程。(4)根据状态方程和输出方程，求出次态和输出，根据状态方程和输出方程，求出次态和输出，列出完整的逻辑状态转换表或者状态转换图，画出列出完整的逻辑状态转换表或者状态转换图，画出时序图（波形图）。时序图（波形图）。(5)根据得到的状态转换表或者状态转换图等根据得到的状态转换表或者状态转换图等,分分析该时序电路的状态变化规律，确定其逻辑功能析该时序电路的状态变化规律，确定其逻辑功能.对于有些时序电路，还需要检查电路能否自启动。对于有些时序电路，还需要检查电路能否自启动。2022-7-2811.2.2 时序逻辑
24、电路分析举例时序逻辑电路分析举例例例11-2 分析如图分析如图11-13所示时序逻辑电路的功能，所示时序逻辑电路的功能，假设初始状态为假设初始状态为Q2Q1Q0011。图图11-13 例题例题11-2的逻辑图的逻辑图 2022-7-28解解:首先首先分析分析电路电路组成组成 图图11-13所示时序逻辑电路由三个所示时序逻辑电路由三个JK触发器触发器F0、F1和和F2组成，它们组成，它们受同一个时钟脉冲受同一个时钟脉冲CP控制，因此控制，因此是同步时序电路。是同步时序电路。写出每个触写出每个触发器的时钟发器的时钟方程、驱动方程、驱动方程和输出方程和输出方程。方程。时钟方程时钟方程:123CPCP
25、CPCP驱动方程驱动方程：J0=nQ2,K0=nQ2J1=,K1=nQ0nQ0J2=,K2=nQ1nQ1输出方程：本电路不存在输出方程输出方程：本电路不存在输出方程 2022-7-28求各触发器状方程 10nQnQ2=11nQnQ0=12nQnQ1=由状态方程列出状态转换表 原状态原状态新状态新状态0 1 11 1 01 1 01 0 11 0 10 1 1nQ2nQ1nQ012nQ11nQ10nQ2022-7-28图图11-14 例例11-2的波形图的波形图 检查电检查电路能否路能否自启动自启动 2022-7-2811.3 常用时序逻辑电路组件常用时序逻辑电路组件11.3.1 寄存器寄存器寄
26、存器（寄存器（Register）是存放数码的部件，它必须具）是存放数码的部件，它必须具备接收和寄存数码的功能备接收和寄存数码的功能,可分为数码寄存器和移位可分为数码寄存器和移位寄存器两大类寄存器两大类.1数码寄存器数码寄存器只具有接收数码和清除原有数码功能的寄存器称为只具有接收数码和清除原有数码功能的寄存器称为数码寄存器数码寄存器。2022-7-28图图11-15 由由4个个D触发器组成的触发器组成的4位数码寄存器位数码寄存器 2移位寄存器移位寄存器 既具有存放数码功能又具有移位功能的寄存器称为既具有存放数码功能又具有移位功能的寄存器称为移移位寄存器位寄存器。移位寄存器。移位寄存器按其所具备移
27、位功能的不同按其所具备移位功能的不同可可分为分为:单向移位寄存器和双向移位寄存器单向移位寄存器和双向移位寄存器;按输入方式按输入方式的不同的不同可分为可分为:串行输入和并行输入串行输入和并行输入;按输出方式的不按输出方式的不同同又可分为又可分为:串行输出和并行输出。串行输出和并行输出。2022-7-28(1)由由D触发器组成的左移移位寄存器触发器组成的左移移位寄存器用用D触发触发器组成的器组成的4位左移移位左移移位寄存器位寄存器 2022-7-28CP顺顺序序DATA移位寄存器中数码移位寄存器中数码串行输出串行输出Q4Q3Q2Q001000000001000000101010121314000
28、0010111011050110110010000000678表表11-6 移位寄存器中数码的移动情况移位寄存器中数码的移动情况 2022-7-28(2)由由JK触发器组成的右移移位寄存器触发器组成的右移移位寄存器图图11-17 由由JK触发器组成的触发器组成的4位右移寄存器位右移寄存器 2022-7-28计数器可以按加、减计数顺序构成计数器可以按加、减计数顺序构成加法或减法计数加法或减法计数器器，也可以是既可进行加、又可进行减的，也可以是既可进行加、又可进行减的可逆计数可逆计数器器；计数器按工作方式可分为；计数器按工作方式可分为异步和同步计数器异步和同步计数器；按进位数值来分，可分为按进位数
29、值来分，可分为二进制、十进制和其他任二进制、十进制和其他任意进制计数器意进制计数器。11.3.2 计数器计数器 1二进制计数器二进制计数器（1）异步二进制加法计数器）异步二进制加法计数器4位二进制加法计数器状态表见位二进制加法计数器状态表见书（书（P243）表表11-72022-7-28图图11-18 4位位异步二进制异步二进制加法计数器加法计数器 图图11-19 图图11-18所所示的示的4位异位异步二进制步二进制加法计数加法计数器波形图器波形图2022-7-28（2）异步二进制减法计数器）异步二进制减法计数器4位二进制减法计数器状态位二进制减法计数器状态表表11-8见见P244 图图11-
30、20 4位异步二进制减法计数器位异步二进制减法计数器 2022-7-28比较比较：当用下降沿触发时，加法计数器用当用下降沿触发时，加法计数器用Q端输出，端输出，而减法计数器用而减法计数器用Q Q端输出；端输出；当用上升沿触发时，加法计数器用当用上升沿触发时，加法计数器用Q Q端输出，端输出，而减法计数器用而减法计数器用Q端输出。端输出。(3）同步二进制加法计数器）同步二进制加法计数器 将计数脉冲直接送到各触发器将计数脉冲直接送到各触发器C端，而触发器端，而触发器是否翻转则由各低位触发器的输出加以控制。当计是否翻转则由各低位触发器的输出加以控制。当计数脉冲到来时，应该翻转的触发器就数脉冲到来时，
31、应该翻转的触发器就同时翻转同时翻转，而，而无需等候逐级往前传递的进位信号，此即无需等候逐级往前传递的进位信号，此即“同步同步”的概念。的概念。2022-7-28图图11-21 同步二进制加法计数器同步二进制加法计数器 当当Q1、Q2、Q3端分别端分别和各和各J、K端作如图端作如图连接时，连接时，则则:12211 1QKJKJ321442133 QQQKJQQKJ2022-7-28(4)同步二进制减法计数器同步二进制减法计数器 与同步二进制加法计数器逻辑图相比，两者的区与同步二进制加法计数器逻辑图相比，两者的区别是将加法计数器中的别是将加法计数器中的Q端换为端换为Q Q2.十进制计数器十进制计数
32、器十进制计数器是在二进制计数器的基础上得出的，十进制计数器是在二进制计数器的基础上得出的，它用它用4位二进制代码来表示位二进制代码来表示1位十进制数位十进制数(二二十进十进制（制（BCD）计数器）计数器)根本区别根本区别:二进制计数器（二进制计数器（4位）却有位）却有16种状态种状态 十进制计数器只要求十进制计数器只要求10种状态种状态改造改造 4位二进制计数器位二进制计数器2022-7-28(1)同步十进制加法计数器同步十进制加法计数器 图图11-22 同步十进制加法计数器的逻辑图同步十进制加法计数器的逻辑图 触发器的驱触发器的驱动方程：动方程：JA=KA=1JD=QA QB QC,KD=Q
33、 AnnnnJB=QA QD,nnnnQA QBJC=KC=nKB=QA2022-7-28代入到代入到JK触发器的特性方程触发器的特性方程1nnnQJQKQ 计算出各触发器的状态方程为计算出各触发器的状态方程为C=nDQnAQ1nCQnAQnBQnCQnBnAQQnCQ=+1nAQnAQ=1nBQnDQnBQnAQnBQ2nAQ=+1nDQnAQnBQnCQnDQnAQnDQ=+输出方程为输出方程为:进位进位出现的状态称为出现的状态称为有效状态，有效状态，计数计数循环中不出现的循环中不出现的状态称为状态称为无效状无效状态态 在时钟脉冲作用在时钟脉冲作用下能使电路自动下能使电路自动回到某个有效状
34、回到某个有效状态，称为电路能态，称为电路能自启动自启动 2022-7-28为了更形象直观地显示电路的逻辑功能，还可以用逻为了更形象直观地显示电路的逻辑功能，还可以用逻辑状态转换图来表示，如图辑状态转换图来表示，如图11-23（a）所示所示（a）逻辑状态转换图逻辑状态转换图 计数器计数器的状态的状态 转换转换方向方向 2022-7-28（b）波形图波形图 图图11-23 同步十进制加法计数器的状态转换图和波形图同步十进制加法计数器的状态转换图和波形图计数器计数器输入输入10个脉个脉冲，进位端才冲，进位端才输出输出一个脉冲一个脉冲，故这种，故这种计数器不仅可以计计数器不仅可以计数，而且还具有数，而
35、且还具有10分频分频的功能的功能 2022-7-28（2）异步十进制加法计数器）异步十进制加法计数器主从触主从触发器发器图图11-24 异步十异步十进制加法计数器进制加法计数器 2022-7-28例例11-3 一计数器的逻辑图如图一计数器的逻辑图如图11-25所示，设其初始所示，设其初始状态状态Q3Q2Q1=000，试说明其逻辑功能。，试说明其逻辑功能。图图11-252022-7-28解解（1）写出各触发器信号输入端的逻辑表达式（也）写出各触发器信号输入端的逻辑表达式（也称为计数器的驱动方程）：称为计数器的驱动方程）：1 131KQJ122QKJ1 3213KQQJ（2）将初始状态）将初始状态
36、000代入驱动方程，可得代入驱动方程，可得J1=K1=1；J2=K2=0；J3=0，K3=1。相应的逻辑状态表（直到计数器恢复初始的相应的逻辑状态表（直到计数器恢复初始的000状态），如状态），如表表11-10所示所示 2022-7-281 3213KQQJ122QKJ131 1J Q K表表11-10 例例11-3的逻辑状态表的逻辑状态表 时钟脉时钟脉冲数冲数触发器信号输入端逻辑状态触发器信号输入端逻辑状态计数器计数器状态状态Q3Q2Q10010110001011110012010110103111110114010011005010110002022-7-28第第5个时钟脉冲输入后，计数器
37、状态由个时钟脉冲输入后，计数器状态由100恢复为恢复为000，即经过，即经过5个脉冲循环一次，开始另一个计数周个脉冲循环一次，开始另一个计数周期，所以，期，所以，图图11-25所示逻辑图为同步五进制加法计所示逻辑图为同步五进制加法计数器数器 例例11-4 试分析试分析图图11-26所示逻辑图，说明它是具有什么所示逻辑图，说明它是具有什么功能的电路。功能的电路。图图11-26解解（1）写出写出各触发器驱动各触发器驱动方程：方程：11 31KQJ122 KJ1 3213KQQJ2022-7-28（2）假设逻辑电路初始状态假设逻辑电路初始状态Q3Q2Q1=000，列出状，列出状态转换表如态转换表如表
38、表11-11所示所示 表表11-11 例例11-4的状态转换表的状态转换表 计数计数顺序顺序电路状态电路状态等效等效十进十进制数制数Q3Q2Q1000001001120102301134100450000异步五进制异步五进制加法计数器加法计数器 2022-7-2811.4 时序逻辑电路设计时序逻辑电路设计 根据给定的逻辑功能，设计出符合要求的根据给定的逻辑功能，设计出符合要求的时序逻辑电路，叫做时序逻辑电路，叫做时序逻辑电路的设计时序逻辑电路的设计 11.4.1 时序逻辑电路设计的几种方法时序逻辑电路设计的几种方法 采用标准的小规模集成器件、触发器和门电路等，采用标准的小规模集成器件、触发器和
39、门电路等，通过一般设计步骤得到符合要求的时序逻辑电路通过一般设计步骤得到符合要求的时序逻辑电路 采用标准的中、大规模集成电路组件进行逻辑设计。采用标准的中、大规模集成电路组件进行逻辑设计。采用由软件组态的大规模集成器件、微处理器采用由软件组态的大规模集成器件、微处理器等设计应用系统，如用等设计应用系统，如用VHDL、Maxplus、PSpice、Multisim和Quartus等软件工具进行设计。等软件工具进行设计。2022-7-281.采用可编程的逻辑器件，如采用可编程的逻辑器件，如PAL、GAL、PLD、CPLD和和FPGA等进行时序逻辑电路和数字系统的设计。等进行时序逻辑电路和数字系统的
40、设计。11.4.2 时序逻辑电路设计的一般步骤时序逻辑电路设计的一般步骤11.4.3 时序逻辑电路设计举例时序逻辑电路设计举例1.同步记数器设计举例同步记数器设计举例2022-7-28例例11-5 试设计一个可控的同步加法计数器，要求当试设计一个可控的同步加法计数器，要求当控制信号控制信号M0时为六进制、时为六进制、M1时为三进制。时为三进制。解：解：（1）：根据题意知，可控同步加法）：根据题意知，可控同步加法计数器的功能如计数器的功能如图图11-27所示。所示。分析分析要求要求根据题意知，可控同步加法计数器的功根据题意知，可控同步加法计数器的功能如能如图图11-27所示。所示。M=0时，时，
41、N=6 M=1时，时，N=3CP输入计数脉冲N=6时的进位信号N=3时的进位信号M可控同步可控同步加法计数器加法计数器图图11-27 可控计数器功能示意图可控计数器功能示意图 2022-7-28建立原始状态图如图建立原始状态图如图11-28所示所示 图图11-28 原始状态图原始状态图2022-7-28确定触发器数确定触发器数目及类型、选目及类型、选择状态编码择状态编码 2nN=6 取取n=3，选用，选用JK触发器。触发器。编码顺序规定为编码顺序规定为 123QQQ，选，选 S0=000,S1=001,S2=010S3=011,S4=100,S5=101画出编码后状态图，如画出编码后状态图，如
42、图图11-29所示所示 图图11-29 编码后的状态图编码后的状态图 2022-7-28列出所求计列出所求计数器的次态数器的次态卡诺图卡诺图 图图11-30 计数器次态卡诺图计数器次态卡诺图2022-7-28由由图图11-30可得可得nnnnnnnnnnnnnnnnnnnnQMQQMQQMQQQQQMQQQQQQQQQQ12121121121213122131213)(11-5)2022-7-28根据编码后根据编码后的状态图，的状态图，可得到输出可得到输出C1,C2的卡诺的卡诺图图（a）C1的卡诺图的卡诺图 2022-7-28（b）C2的卡诺图的卡诺图 由由图图(a),(b)可得可得输出方程为
43、输出方程为:nnQQC131nMQC222022-7-28求驱动求驱动 方方 程程 将状态方程式将状态方程式（11-5）与与JK触发器的特触发器的特性方程性方程 1nnnQJQKQ作比较可得驱动作比较可得驱动方程如下：方程如下：1,1211213213123KMQJQMKQQJQKQQJnnnnnnn2022-7-28画画逻逻辑辑图图 图图11-32 可控同步加法计数器可控同步加法计数器2022-7-28检查自检查自启启 动动 当当M=0时使用了其中的时使用了其中的6种状态（种状态（000-101），有两种无效状态（），有两种无效状态（110和和111）；而）；而M=1时使用了其中的时使用了其
44、中的3种状态（种状态（000-010），），另外另外5种（种（011-111）是无效状态。）是无效状态。图图11-33 无效状态转换情况无效状态转换情况由以上可看由以上可看出，所设计出，所设计的时序电路的时序电路能够自启动能够自启动 2022-7-282.异步计数器设计举例异步计数器设计举例例例11-6 试设计一个异步十进制减法计数器。试设计一个异步十进制减法计数器。分析设计要分析设计要求、建立原求、建立原始状始状 态图态图 解解:(1)十进制减法计数器的示意图如十进制减法计数器的示意图如图图11-34所示，图中所示，图中B为借位为借位 图图11-34 由题意建立原始状态图由题意建立原始状态图
45、:图图11-35 2022-7-28确定触发确定触发器的数目器的数目及类型、及类型、选择状态选择状态编编 码码（2）2n2n10N 取取n=4，选择，选择D型触发器。采用型触发器。采用8421编码，编码，状态图为：状态图为：图11-36 选择时选择时钟脉冲钟脉冲 画出十进制减法计数器的时序图：画出十进制减法计数器的时序图：注意两点注意两点：一是一是每个触发器状态更新的规每个触发器状态更新的规律决定于状态图，翻转时刻决定于时钟脉律决定于状态图，翻转时刻决定于时钟脉冲的触发沿；冲的触发沿；二是二是CP脉冲数应大于等于脉冲数应大于等于N2022-7-28图图11-37 2022-7-28121324
46、1C PC PC PQC PQC PQ选：选：1CP2CP3CP4CP、分别为触发器分别为触发器、1F2F、3F4F、的时钟脉冲的时钟脉冲 求状态求状态方方 程程（4）即各触发器的次态方程）即各触发器的次态方程 图图11-38 减法计减法计数器次态卡诺图数器次态卡诺图 2022-7-28得到得到图图11-39(a)、(b)、(c)和和(d)所示卡诺图。所示卡诺图。图图11-392022-7-28得状态得状态方程为方程为:nnnnnnnnnnnnQQQQQQQQQQQQ1112341231323414(11-6)求输出求输出方方 程程 nnnnQQQQB1234(5)输出方程输出方程:图图11-
47、40 借借位位B的卡诺图的卡诺图 2022-7-28检查能否检查能否自启动自启动(6)无效状态转换情况，如无效状态转换情况，如表表11-14和和图图11-41所示所示 图图11-41求驱动求驱动方方 程程(7)由由式（式（11-6）状态方程结合状态方程结合D触发器的触发器的特性方程特性方程 1nQD即可求得驱动方程为即可求得驱动方程为:443233243211nnnnnnnnDQQQDQDQQQDQ2022-7-28画出逻画出逻辑辑 图图(8)这种方法带有普遍性但是其中所介绍这种方法带有普遍性但是其中所介绍的选择时钟脉冲的方法，有一定的局限的选择时钟脉冲的方法，有一定的局限性。性。图图11-4
48、2 异步十进制减法计数器异步十进制减法计数器2022-7-283.一般时序电路设计举例一般时序电路设计举例和计数器比较起来，设计一般时序电路时，有三个和计数器比较起来，设计一般时序电路时，有三个问题比较突出：问题比较突出：(1)是建立原始状态表或状态图比较困难是建立原始状态表或状态图比较困难(2)需要进行状态化简需要进行状态化简(3)选择状态编码也没有计数器那么容易选择状态编码也没有计数器那么容易 例例11-7 设计一个串行数据检测器。对它的要求是：设计一个串行数据检测器。对它的要求是：连续输入三个或者三个以上的连续输入三个或者三个以上的1时，输出为时，输出为1，其，其他输入情况下，输出为他输
49、入情况下，输出为0。2022-7-28解解:分析设计要分析设计要求、建立原求、建立原始状始状 态图态图 3S0S(1)(1)设在没有输入设在没有输入1 1以前电路的状态为以前电路的状态为1S,已输入一个已输入一个1 1以后的状态为以后的状态为2S,已经连续输入两个已经连续输入两个1 1以后的状态为以后的状态为，已经连续输入三个或三个以上，已经连续输入三个或三个以上1 1以后以后的状态为的状态为,则电路需要则电路需要4 4个不同的状态个不同的状态 画出所示的原始状态图画出所示的原始状态图:图图11-43 输入输入输出输出2022-7-28进行状进行状态化简态化简（2）合并等效状态）合并等效状态
50、所谓等效状态，就是那些在相同的现在所谓等效状态，就是那些在相同的现在输入条件下，输出相同、次态也相同的输入条件下，输出相同、次态也相同的那些状态那些状态 为了便于检查有无等效状态存在，把为了便于检查有无等效状态存在，把图图11-43转换成原始状态表，见书转换成原始状态表，见书P257如表如表11-15所示所示 2S3S在相同输出条件下，不仅输出相同而在相同输出条件下，不仅输出相同而且次态也相同，故两者等效，可以合并在一起且次态也相同，故两者等效，可以合并在一起 并用并用 2S表示表示.图图11-44化简之后的状态图：化简之后的状态图：2022-7-28图图11-44 确定触发器的确定触发器的数
