1、时序逻辑电路第七章本章导读自然界中的物质，按导电能力的不同，可分为导体和绝缘体。人们又发现还有一类物质，它们的导电能力介于导体和绝缘体之间，那就是半导体。电子技术是利用半导体器件完成对电信号处理的技术，它包括模拟电子技术和数字电子技术两大部分。当被处理的电信号在时间和数值上都是连续变化的信号时，我们称为模拟信号；处理模拟信号的电子电路称为模拟电路。当被处理的电信号为不连续变化、只有在其高低电平中包含有信号时，我们称电路为数字信号；处理数字信号的电子电路称为数字电路。组成模拟电路和数字电路的最基本的器件都是二极管、三极管和场效应管等半导体器件。时序逻辑电路RS触发器及芯片7.1防止“空翻”的触发
2、器及芯片7.2二进制计数器及芯片7.3十进制计数器7.4第七章集成计数器及其功能扩展7.5寄存器和移位寄存器及芯片7.6工程应用（抢答器）7.7RS触发器及芯片7.17.1.1基本RS触发器基本RS触发器，如图（a）所示，是由两个与非门交叉直接耦合组成的，使与非门的两个输山端 有稳定的输出信号“1”和“0”，或“0”和“1”，且在两个输入端 上输入信号，可以很方便地将触发器输出端的信号置成“1”或“0”。图（b）是它的逻辑符号。基本RS触发器电路组成1在数字电路中，用触发器输出端Q的状态来定义触发器的状态。当触发器的输出端Q为高电平信号“1”时，称触发器的状态为“1”，当触发器的输出端Q为低电
3、平信号“0”时，称触发器的状态为“0”。RS触发器及芯片7.17.1.1基本RS触发器规定其约束方程：电路组成1综合上述分析，基本RS触发器的逻辑功能可由表描述。RS触发器及芯片7.17.1.1基本RS触发器例7-1 基本RS触发器如基本RS触发器图所示。试根据下图中给定的输入信号波形对应画出输出Q和 的波形。解：根据上表，基本RS触发器输出端的波形如下图中Q和 所示。图中虚线部分表示Q和 状态无法确定。电路组成例7-1输入/输出波形图Q1RS触发器及芯片7.17.1.2同步RS触发器在基本RS触发器前面增加一级输入控制门电路，即可组成同步RS触发器，如图所示。电路组成1同步RS触发器RS触发
4、器及芯片7.17.1.2同步RS触发器R和S应满足约束方程：逻辑功能2RS触发器及芯片7.17.1.2同步RS触发器例7-2 同步RS触发器的波形如图所示，设初始状态为逻辑0，试画出相应的输出Q波形。逻辑功能2例7-2输入波形图例7-2输入输出波形图解：CP=0时，触发器保持原态不变；CP=1时，触发器按照同步RS触发器的功能表的功能改变状态。RS触发器及芯片7.17.1.2同步RS触发器在同步RS触发器的使用过程中，触发器虽然能按一定的时间节拍进行翻转动作，但它在CP为1期间，输入条件的变化会导致输出状态的变化，即如果在CP=1时，输入条件R、S发生跳变，将会使触发器发生一次以上的翻转，也就
5、是所谓的“空翻”现象。“空翻”会造成节拍混乱和系统工作不稳定。这就要求同步RS触发器在CP脉冲触发期间的输入信号严格保持不变。同步RS触发器的空翻问题3防止“空翻”的触发器及芯片7.27.2.1主从型JK触发器主从型JK触发器逻辑图如图（a）所示，逻辑符号如图（b）所示。主从JK触发器是由两个同步RS触发器串联组成的，其中与非门 、组成主触发器，与非门 、组成从触发器。且两个同步RS触发器CP脉冲的相位正好相反。从触发器的输出Q和 分别接回至主触发器接收门的输入端。电路组成及逻辑符号15G6G7G8G1G2G3G4GQ主从型JK触发器防止“空翻”的触发器及芯片7.27.2.1主从型JK触发器根
6、据主从JK触发器的次态真值表可得特性方程：逻辑功能2主从JK触发器的功能是：防止“空翻”的触发器及芯片7.27.2.1主从型JK触发器例7-3 主从JK触发器的时钟脉冲CP和J、K信号的波形如图所示，画出输出端波形。设触发器初始状态为0。解：根据主从JK触发器的功能表，可画出Q、端的波形，如图所示。逻辑功能2Q例7-3的波形图防止“空翻”的触发器及芯片7.27.2.2边沿触发器（1）电路组成及逻辑符号由六个与非门构成的维持阻塞结构正边沿D触发器如图所示。、构成基本RS触发器、构成维持阻塞电路，D是输入端。和 分别称为直接置“0”端和直接置“1”端，低电平有效。在不做直接置“0”和直接置“1”操
7、作时，和 保持高电平。维持阻塞结构正边沿D触发器1维持阻塞结构正边沿D触发1G2G3G6GDRDS防止“空翻”的触发器及芯片7.27.2.2边沿触发器特性方程：维持阻塞结构正边沿D触发器1例7-4波形图例7-4 维持阻塞D触发器 ，根据给定的CP和D的波形，设初态为1，画出Q的波形。解：根据维持阻塞D触发器的功能表(维持阻塞正边沿D触发器功能表)可画出Q的波形如图。注意：当 D 端信号和 CP 作用沿同时跳变时，触发器存入的是 D 跳变前的状态。防止“空翻”的触发器及芯片7.27.2.2边沿触发器负边沿JK触发器2负边沿JK触发器（1）电路组成及逻辑符号图（a）给出了负边沿JK触发器的逻辑图，
8、它由两部分组成：、组成的与或非门和 、组成的与或非门共同构成RS触发器；、是引导门。时钟脉冲一路送给 、，另一路送给 、。值得注意的是CP脉冲是经过 、延时，所以送到 、的时间比到达 、的时间晚一个与非门的延时时间，这就保证了触发器的翻转对准的是CP的负边沿。1G2G3G4G5G6G7G8G7G8G2G6G7G8G3G5G2G6G防止“空翻”的触发器及芯片7.27.2.2边沿触发器负边沿JK触发器2例7-5波形图例7-5 负边沿JK触发器，给定CP、J、K的波形如下图，试画出相应的输出 Q 和 输出波形。设初始状态为0。解：根据对负边沿JK触发器逻辑功能的分析画出波形如图。Q防止“空翻”的触发
9、器及芯片7.27.2.2边沿触发器T触发器3T触发器如果将JK触发器的J、K端连接在一起，并将输入端命名为T，就得到T触发器。如图（a）,图（b）是它的逻辑符号。防止“空翻”的触发器及芯片7.27.2.2边沿触发器T触发器3T触发器具有保持和翻转功能。功能表见表。二进制计数器及芯片7.37.3.1三极管的结构1晶体三极管的基本结构图是3位异步二进制加法计数器原理图，它由3个下降沿JK 触发器作3位计数单元。J=K=1，每来一个CP脉冲的下降沿时触发器就翻转一次；低位触发器的输出作为高位触发器的 CP 脉冲，这种连接称为异步工作方式。工作波形如图。3位异步二进制加法计数器原理图工作波形二进制计数
10、器及芯片7.37.3.1三极管的结构2异步二进制减法计数器图（a）是4位异步二进制减法计数器的原理图，图（b）是该计数器的工作波形图，为清零端。清零后，在第一个CP脉冲作用后，各触发器输出翻转为1111，这是一个“置位”动作，以后每来一个CP脉冲计数器就减1，直到0000为止，符合二进制减法计数的规律。4位异步二进制减法计数器DR二进制计数器及芯片7.37.3.1三极管的结构3计数器逻辑功能的分析与表示方法对于时序逻辑电路，如何分析它们的工作原理，描述它们的逻辑功能呢？对于时序逻辑电路的分析一般按照以下步骤进行：（1）写出电路的驱动方程和输出方程。（如果是异步时序电路则还要列出CP方程）（2）
11、将驱动方程代入触发器的特性方程，求出电路的状态方程（表达式）。（3）根据次态方程列出电路的状态转换表，并画出电路的状态转换图和时序图。（4）用时序图和文字描述电路的逻辑功能。1nQ二进制计数器及芯片7.37.3.1三极管的结构例7-6 试分析图所示电路的逻辑功能。1nQ二进制计数器及芯片7.37.3.1三极管的结构（3）根据状态方程列出状态转换表。状态转换表：将触发器所有的现态依次列举出来，再分别代入状态方程中，求出相应的次态并列出表格，这种表格就是状态转换真值表，简称状态表。见表，假设逻辑电路初态为000，下一个状态即其次态为001,001又是下个状态的初态，依次类推，可得表。二进制计数器及
12、芯片7.37.3.1三极管的结构（4）画状态转换图。将逻辑电路状态转换用图形方式来描述，这种图形称为状态转换图，如图7-21所示。图中，箭头表示状态转换的方向（由初态到次态）。3个触发器有8种工作状态，由000110这七种状态形成的循环称为有效循环，还有一种状态111没有利用，称为无效状态。如果无效状态在若干个CP作用后，最终能进入有效循环，就称该电路具有自启动功能。例7-6 状态转换图二进制计数器及芯片7.37.3.1三极管的结构（5）画时序图，如图所示。时序图（工作波形）：将时序逻辑电路中各触发器的输出状态用波形来表示，这种波形就是时序图，它形象的表示了输入、输出信号在时间上的对应关系。例
13、7-6时序图（6）说明逻辑电路的逻辑功能。这是一个同步七进制加法计数器，Y为进位脉冲，能够自启动。二进制计数器及芯片7.3计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。相比于异步计数器，同步计数器的工作速度较快，工作频率也较高。二进制计数器及芯片7.37.3.2同步二进制计数器1同步二进制加法计数器用四个T触发器构成的4位同步二进制加法计数器电路如图所示。4位同步二进制加法计数器由图可得各触发器的驱动方程和输出方程：二进制计数器及芯片7.37.3.2同步二进制计数器 由于第一个触发器的=1，来一个CP脉冲翻转一次，的波形如图所示；第二触发器的 ，
14、当 时，触发器状态保持，当 时，在CP脉冲触发下翻转，的波形图如图所示，同理可得 波形图。同步二进制加法计数器波形图0T0Q二进制计数器及芯片7.37.3.2同步二进制计数器根据计数器的波形图可以得到状态转换表，如表。二进制计数器及芯片7.37.3.2同步二进制计数器根据状态转换表画出状态转换图如图所示。同步二进制加法计数器状态转换图二进制计数器及芯片7.37.3.2同步二进制计数器2同步二进制减法计数器由JK触发器构成的四位同步二进制减法计数器电路如图所示，4个JK触发器都接成了T触发器。B是借位输出端，有图可知，B=4位同步二进制加法计数器0123QQQQ十进制计数器7.47.4.1同步十
15、进制加法计数器由JK触发器组成的同步十进制加法计数器如图所示。同步十进制加法计数器十进制计数器7.47.4.2同步十进制减法计数器由JK触发器组成的同步十进制加法计数器如图所示。同步十进制减法计数器集成计数器及其功能扩展7.57.5.1集成异步计数器74LS29074LS290是常用的集成异步计数器，它的逻辑图如图所示。由图可见，它是由四个JK触发器和两个与非门构成。74LS290十进制计数器逻辑图电路结构1集成计数器及其功能扩展7.57.5.1集成异步计数器74LS29074LS290外引脚和逻辑符号电路结构1集成计数器及其功能扩展7.57.5.1集成异步计数器74LS29074LS290构
16、成二十三进制计数器例7-7 利用两片74LS290构成二十三进制加法计数器。解：先将两片接成8421BCD码十进制的74LS290级联组成1010=100进制异步加法计数器。再将状态“0010 0011”通过反馈与门输出至异步置0端，从而实现23进制计数器。如图所示。集成计数器及其功能扩展7.57.5.2同步集成计数器74LS161寄存器和移位寄存器及芯片7.67.6.1寄存器 可以寄存二进制代码的器件称为寄存器，广泛地用于数字系统和数字计算机中。电路结构1在接收指令（在计算机中称为写指令）控制下，将数据送入寄存器存放；需要时可在输出指令（读出指令）控制下，将数据由寄存器输出。图是由D触发器组
17、成的四位寄存器的逻辑图。它有四个数据输入端 ，和一个异步复位端 和一个送数控制端CP。由D触发器组成的四位寄存器寄存器和移位寄存器及芯片7.67.6.1寄存器工作原理2寄存器和移位寄存器及芯片7.67.6.2移位寄存器单向移位寄存器1单向移位寄存器，是指仅具有左移功能或右移功能的移位寄存器。（1）电路结构将寄存器中各个触发器的输出依次与后一级触发器的输入连接，就构成了移位寄存器。图给出了用D触发器组成的四位右移移位寄存器的逻辑图。图中 为串行输入端，为串行输出端，为并行输出端。由D触发器组成的四位右移位寄存器IDOD3Q0Q寄存器和移位寄存器及芯片7.67.6.2移位寄存器双向移位寄存器2数据
18、既可以左移又可以右移的寄存器叫双向移位寄存器。寄存器和移位寄存器及芯片7.67.6.2移位寄存器集成双向移位寄存器芯片3双向移位寄存器74LS194寄存器和移位寄存器及芯片7.67.6.2移位寄存器集成双向移位寄存器芯片3工程应用（抢答器）7.7在智力竞赛中，参赛者通过抢先按动按钮，取得答题权。图是由4个D触发器和2个与非门、1个非门等组成的4人抢答器。4人抢答器电路时序逻辑电路第七章本 章 小 结1.触发器是数字系统中具有记忆功能的基本逻辑部件，具有置“0”、置“l”及保持等功能。可用来构成寄存器、移位寄存器及计数器等逻辑电路。2.触发器的逻辑功能是指触发器次态与输人信号及原态之间的关系。描
19、述触发器逻辑功能的方法有特性方程、特性表、驱动表、状态转换图及时序图等。虽然它们的形式不同，但内涵是一致的，可以由任一种形式推出其他形式。其中特性方程最为重要。时序逻辑电路第七章本 章 小 结3根据逻辑功能不同，触发器分为RS触发器、JK触发器、D触发器和T触发器等。同一逻辑功能的触发器可用不同结构形式的电路实现。结构形式不同，触发方式就不同，控制方式也不同、也就是动作特点不同。按结构形式不同，触发器分为：基本触发器、同步触发器、主从触发器、边沿触发器。在选用触发器时，不仅需要知道触发器的逻辑功能，还必须了解它的结构类型。时序逻辑电路第七章本 章 小 结4.时序逻辑电路必须含有存储电路，而且存
20、储电路的输出和外加输入一起，共同决定电路的输出状态，这就是时序电路在结构上的特点。这种结构上的特点使时序电路在任意时刻的输出不仅和当时的输入信号有关，而且还和电路原来的状态有关，也就是时序电路具有记忆功能，这就是时序电路在逻辑功能方面的特点。根据组成时序电路中各个触发器动作变化与CP的关系，可分为同步时序电路和异步时序电路。时序逻辑电路第七章本 章 小 结5.计数器的主要作用，一是对输入脉冲个数进行累加计数，二是对输入脉冲信号进行分频等。计数器按照计数方式可分为加法计数器、减法计数器和可逆计数器；按计数长度可分为二进制计数器、十进制计数器和N进制计数器。常用的集成计数器芯片多为二进制计数器和十进制计数器，用它可以方便地组成任意进制的计数器，也可用多片计数器扩展计数器的位数。时序逻辑电路第七章本 章 小 结6.寄存器和移位寄存器也是常用的时序逻辑电路。寄存器可以存放二进制代码，移位寄存器除了可以存放二进制代码，还能对二进制代码进行移位操作。移位寄存器可用来实现数据的串并变换和并串变换，还可以构成移位型计数器及顺序脉冲发生器等。
