1、微机原理与接口技术 CPUCPU体系结构体系结构 第二章 3主要内容 2.1 CPU的发展 2.2 8086/8088 CPU 2.3 80486 CPU 2.4 Pentium CPU 2.5 Itanium CPU(略.)2.6 80486的工作模式 2.7 80486的外部引脚介绍 2.8 当前 CPU所使用的先进技术 42.3 80486 CPU 8048680486 CPU CPU组成（组成（7 7大部分大部分）总线接口部分总线接口部分 指令预取部分指令预取部分 译码部分译码部分 控制部分控制部分 运算部分运算部分 存储器管理部分存储器管理部分 高速缓冲存储器高速缓冲存储器32根地址
2、总线，寻址范围232=4GB 580486内部功能结构框图 680486 CPU 运算部分运算部分 定点运算部件定点运算部件ALUALU、移位器和寄存器组、移位器和寄存器组 浮点运算部件浮点运算部件浮点运算单元（浮点运算单元（FPUFPU）和浮点寄存器组。）和浮点寄存器组。存储管理部分存储管理部分 分段部件分段部件(段是信息的逻辑单位，是程序员的需要段是信息的逻辑单位，是程序员的需要)管理逻辑地址空间，并把逻辑地址转换为线性地址管理逻辑地址空间，并把逻辑地址转换为线性地址 分页部件分页部件(实现内存的离散分配，是系统的需要实现内存的离散分配，是系统的需要)把线性地址转换为物理地址。把线性地址转
3、换为物理地址。7分页与分段1 1：页页是信息的是信息的物理单位物理单位，分页是为实现物理内存的，分页是为实现物理内存的离散分离散分配配方式，提高内存的利用率，分页仅仅是由于系统管理的需方式，提高内存的利用率，分页仅仅是由于系统管理的需要而不是用户的需要。要而不是用户的需要。段段则是信息的则是信息的逻辑单位逻辑单位，它含有一组，它含有一组其意义相对完整的信息，分段的目的是为了更好的满足用户其意义相对完整的信息，分段的目的是为了更好的满足用户的需要。的需要。2 2：页的大小固定页的大小固定且由系统决定，由系统把逻辑地址划分为且由系统决定，由系统把逻辑地址划分为页号和页内地址两部分，是由机器硬件实现
4、的，因而在系统页号和页内地址两部分，是由机器硬件实现的，因而在系统中只能有一种大小的页面；而中只能有一种大小的页面；而段的长度却不固定段的长度却不固定，决定于系，决定于系统所编写的程序，通常是编译程序在对源程序进行编译时根统所编写的程序，通常是编译程序在对源程序进行编译时根据信息的性质来划分的。据信息的性质来划分的。880486 CPU 指令预取部件指令预取部件 指令预取部件中包含了两个指令预取部件中包含了两个1616字节的字节的队列寄存器队列寄存器。指令。指令预取部件与预取部件与CacheCache之间有一条单向的之间有一条单向的128128位宽度的通道，因此，位宽度的通道，因此，每次从每次
5、从CacheCache中最多可取中最多可取1616字节的信息。指令预取部件也有字节的信息。指令预取部件也有一条指向指令译码器的一条指向指令译码器的2424位宽度的指令代码流的通路。位宽度的指令代码流的通路。指令译码器对指令的操作码进行翻译，并把翻译后指令指令译码器对指令的操作码进行翻译，并把翻译后指令通过指令总线送给控制部件。通过指令总线送给控制部件。980486 CPU寄存器组寄存器组基本结构寄存器基本结构寄存器通用寄存器通用寄存器3232位：位：EAXEAX、EBXEBX、ECXECX、EDXEDX、ESIESI、EDIEDI、EBPEBP、ESPESP1616位：位：AXAX、BXBX、
6、CXCX、DXDX、SISI、DIDI、BPBP、SPSP8 8位：位：AHAH、BHBH、CHCH、DHDH、ALAL、BLBL、CLCL、DLDL。段寄存器段寄存器CSCS、DSDS、SSSS、ES ES、FSFS、GSGS指令指针寄存器指令指针寄存器IPIP和和EIPEIP标志寄存器标志寄存器EFLAGSEFLAGS 1080486 CPUuCFCF：进位：进位/借位标志。借位标志。uAFAF：辅助进位：辅助进位/借位标志。借位标志。uSFSF：符号标志。：符号标志。uZFZF：全零标志。：全零标志。uPFPF：奇偶标志。：奇偶标志。uOFOF：溢出标志。：溢出标志。uDFDF：方向标志
7、。：方向标志。uIFIF：中断允许标志。：中断允许标志。uTFTF：陷阱标志。：陷阱标志。uI/OI/O特权级标志特权级标志IOPL IOPL u任务嵌套标志任务嵌套标志NTNTu恢复标志恢复标志RFRFu虚拟标志虚拟标志VMVMu对准检查标志对准检查标志ACAC 1180486 CPU 系统级寄存器系统级寄存器 4 4个控制寄存器个控制寄存器 CR0 CR0、CR1CR1、CR2CR2、CR3CR3 4 4个系统地址寄存器个系统地址寄存器 全局描述符表寄存器（全局描述符表寄存器（GDTRGDTR）、局部描述符表寄存器（）、局部描述符表寄存器（LDTRLDTR）、）、中断描述符表寄存器（中断描
8、述符表寄存器（IDTRIDTR）和任务寄存器（）和任务寄存器（TRTR），），1280486在结构上的主要特点 首次采用了首次采用了RISCRISC技术的技术的X86 CPUX86 CPU。在芯片内部集成了在芯片内部集成了高速缓冲寄存器高速缓冲寄存器CacheCache和和浮点运算部件浮点运算部件，从而大大提高了从而大大提高了CPUCPU的处理速度。的处理速度。内部数据总线是内部数据总线是6464位。位。132.4 Pentium CPU(不要求)与与8048680486相比，相比，Pentium CPUPentium CPU（6464位）主要有以下改进：位）主要有以下改进：Pentium P
9、entium 具有具有3636位地址线位地址线，6464位外部数据线位外部数据线，使在一个总线周期内，数，使在一个总线周期内，数据传输量增加了一倍。据传输量增加了一倍。Pentium CPUPentium CPU的核心技术是的核心技术是超标量流水线（空间换时间）超标量流水线（空间换时间）设计，允许设计，允许PentiumPentium在单个时钟周期内执行两条整数指令，比相同频率的在单个时钟周期内执行两条整数指令，比相同频率的486DX CPU486DX CPU性能提高一倍。性能提高一倍。Pentium Pentium 片内采用片内采用双重分离式高速缓存双重分离式高速缓存CacheCache，即
10、独立的指令，即独立的指令8KB Cache8KB Cache和和8KB8KB数据数据CacheCache。指令和数据使用不同的。指令和数据使用不同的CacheCache，提高了指令执行的速，提高了指令执行的速度。度。浮点运算单元功能增强，每个时钟周期能完成一个浮点操作。浮点运算单元功能增强，每个时钟周期能完成一个浮点操作。增加了增加了分支指令预测分支指令预测功能。功能。页尺寸增强页尺寸增强。存储器每一页的容量除了与。存储器每一页的容量除了与8048680486兼容的兼容的4KB4KB以外，还可以以外，还可以使用更大的存储器页面，使得程序在传送大块数据时，避免频繁的换页使用更大的存储器页面，使得
11、程序在传送大块数据时，避免频繁的换页操作。操作。14Pentium CPU 的构成Pentium CPUPentium CPU由由总线部件总线部件、代码代码CacheCache、数据数据CacheCache、预取缓冲存储器预取缓冲存储器、指令译码指令译码部件、部件、浮点运算部件浮点运算部件组成。组成。15Pentium CPU采用的新技术 超标量执行。超标量执行。转移预测判断。转移预测判断。浮点流水线操作。浮点流水线操作。分离式分离式CacheCache技术。技术。162.6 80486的工作模式实地址模式 在在CPUCPU复位后，其内部的复位后，其内部的CR0CR0的的PEPE位为位为0 0
12、，表示此时，表示此时CPUCPU工作在工作在实地址模式实地址模式。此时，。此时，CSCS寄存器所对应的描述符寄寄存器所对应的描述符寄存器中的基地址为存器中的基地址为FFFF0000HFFFF0000H，限制为，限制为FFFFHFFFFH。在实地址模式下，在实地址模式下，8048680486与与8086 CPU8086 CPU兼容兼容,也称为也称为80868086模式模式。此时。此时8048680486只使用其只使用其3232位地址的最低位地址的最低2020位，只能访位，只能访问其问其4GB4GB内存中的最低的内存中的最低的1MB1MB内存。这时的内存。这时的80486CPU80486CPU只是
13、只是一个高速的一个高速的8086CPU8086CPU。172.6 80486的工作模式 保护虚地址模式u 保护模式：保护模式：l 支持多任务的工作模式，提供了多任务保护机制；支持多任务的工作模式，提供了多任务保护机制；l 内存段的访问受到限制，不能再随意存取数据段。内存段的访问受到限制，不能再随意存取数据段。u 保护模式下的内存访问保护模式下的内存访问l 不再直接从段寄存器中获得段基地址，段基地址存放在不再直接从段寄存器中获得段基地址，段基地址存放在内存的段描述符表中，由段描述符寄存器给出段描述符内存的段描述符表中，由段描述符寄存器给出段描述符表的基地址，段寄存器中仅存放段选择符。表的基地址，
14、段寄存器中仅存放段选择符。182.6 80486的工作模式 保护虚地址模式u 寻址空间（每个段的大小）：寻址空间（每个段的大小）：l 232（4GB）l 虚拟地址空间64TB（8K+8K个描述符）l 段地址在内存的描述符中，描述符由段寄存器的内容来选择 19描述符的格式访问权限段界限 (L19-L16L19-L16)G(G(粒度)G=1G=1，界限要乘以4KB4KB，即段的大小为4KB4KB4GB4GB；G=0 G=0，段的大小为0 01MB1MB。D(16/32)D(16/32)D=1D=1，寄存器和偏移地址均为3232位；D=0D=0时均为1616位。AV(AV(段有效)AV=1 AV=1
15、，段有效；AV=0AV=0，段无效。访问权限：在保护方式下控制存储的访问。如：能否读写、优先 级别、段如何扩展等。15 8 7 6 5 4 3 0段基址 (B31B31B24B24)D DG G0 0AVAV0 02 24 46 61 13 35 57 7段基址 (B23B23B16B16)段基址 (B15B15B0B0)段界限 (L15L15L L0 0)20例:00080008H HDSDS描述符表 FF FF000000000000101000000 00 09292段界限段基地址00100000H00100000H001000FFH001000FFH数据段描述符存储器粒度=0=0GDT
16、RGDTR00000000H00000000HFFFFFFFFHFFFFFFFFH 21选择子的格式 选择子：加载到段寄存器中的内容选择子（Selector）：13位TIRPL15 3 2 1 0从8192个全局描述符或8192个局部描述符中选择一个描述符=0 使用GDTR作为描述符表的段基址，即访问GDT=1 使用LDTR作为描述符表的段基址，即访问LDT请求者优先级别00 最高，11最低 22访问局部描述符表LDTLDT选择子GDTR15 0GDTLDT描述符LDTR基地址界限权限LLDT偏移量15 0LDT段寄存器偏移量 232.6 80486的工作模式保护模式下的存储器寻址保护模式下的
17、存储器寻址 24分页原理页页 表表 寄寄 存存 器器页页 表表 始始 址址页页 表表 长长 度度页页 号号(3)页页 内 地 址逻逻 辑辑 地地 址址 L L越越 界界 中中 断断1块块 号号b页页 表表页页 号号012物物 理理 地地 址址3 252.6 80486的工作模式虚拟8086模式（向下兼容）在虚拟在虚拟80868086模式下，模式下，8048680486可以在保护模式下仿真可以在保护模式下仿真8086 8086 CPUCPU。有了虚拟。有了虚拟8686方式，方式，486 CPU486 CPU允许同时执行允许同时执行80868086操作系统操作系统和和80868086应用程序以及应
18、用程序以及486486操作系统和操作系统和486486应用程序，因此，在应用程序，因此，在一台多用户的一台多用户的486 CPU486 CPU的计算机里，多个用户都可以同时使的计算机里，多个用户都可以同时使用计算机。用计算机。在虚拟在虚拟8686方式下，还可以与实方式相同的形式使用段寄方式下，还可以与实方式相同的形式使用段寄存器，以形成线性基地址。通过使用分页机制，就可以把虚存器，以形成线性基地址。通过使用分页机制，就可以把虚拟拟8686方式下的方式下的1MB1MB地址空间映像到地址空间映像到80486 CPU80486 CPU的的4GB4GB的物理空的物理空间中的任何位置。间中的任何位置。2
19、62.7 80486的外部引脚介绍 地址总线和数据总线地址总线和数据总线 A A3131-A-A2 2：地址总线（输出、：地址总线（输出、三态）。用于寻址一个三态）。用于寻址一个4 4字字节单元，和节单元，和 相结相结合，起到合，起到3232位地址的作用。位地址的作用。字节选通（输出）。字节选通（输出）。低电平有效，用于选通在低电平有效，用于选通在当前的传送中要涉及当前的传送中要涉及4 4字节字节数据中的哪几个字节。数据中的哪几个字节。D D3131-D-D0 0：数据总线（双向、：数据总线（双向、三态）。可支持三态）。可支持3232位、位、1616位或位或8 8位数据传送。位数据传送。03B
20、EBE03BEBE 2780486的外部引脚 中断中断/复位信号复位信号 INTRINTR：可屏蔽中断请求（输入）。：可屏蔽中断请求（输入）。NMINMI：不可屏蔽中断请求（输入）。：不可屏蔽中断请求（输入）。RESETRESET：复位：复位（输入）。（输入）。在在RESETRESET之后，之后，8048680486将从将从FFFFFFF0HFFFFFFF0H单元开始执行指令单元开始执行指令。2880486的外部引脚 时钟信号时钟信号 CLKCLK：时钟信号（输入）。：时钟信号（输入）。CLKCLK为为8048680486提供基本的定时提供基本的定时和内部工作频率。所有外部定时与计数操作都是相
21、对于和内部工作频率。所有外部定时与计数操作都是相对于CLKCLK的的上升沿上升沿而制定的。而制定的。29当前 CPU所使用的先进技术 u CacheCache技术技术 u 流水线技术流水线技术 u VMVM技术技术 u RISCRISC技术技术 u EPICEPIC技术技术 u 多内核技术多内核技术 30当前 CPU所使用的先进技术 u EPICEPIC技术技术（显式并行指令运算）（显式并行指令运算）EPIC是一种指令集架构是一种指令集架构,由由HPHP和和IntelIntel联合开发。联合开发。EPICEPIC允许允许处理器根据编译器的调度并行执行指令而不用增加硬件复处理器根据编译器的调度并
22、行执行指令而不用增加硬件复杂性，该架构由超长指令字架构发展而来，并做了大量改杂性，该架构由超长指令字架构发展而来，并做了大量改进。进。原理：原理：其指令中有其指令中有3 3位是用来指示上一条运算指令是不是与位是用来指示上一条运算指令是不是与下一条指令有相关性，是不是要等上一条指令运行完毕后下一条指令有相关性，是不是要等上一条指令运行完毕后才能运行下一条，如果没有相关性，则两条指令可同时由才能运行下一条，如果没有相关性，则两条指令可同时由不同的不同的CPUCPU节点来处理，这样的方式大大提高了节点来处理，这样的方式大大提高了CPUCPU并行运并行运算的效率。算的效率。31芯片组技术芯片组技术 3
23、232CPU北桥芯片显示接口南桥芯片鼠标/键盘串/并行接口Cache主内存PCI-E总线PCI总线存储总线PCI接口PCI接口USB接口SATA接口前端总线芯片组技术芯片组技术-双芯片方案双芯片方案 33基于酷睿2 处理器的2 芯片方案基于全新英特尔酷睿处理器的1 芯片方案ICH10处理器处理器MEPCIE控制器控制器内存控制器内存控制器DisplayI/O英特尔英特尔 4 系列芯片组系列芯片组DMIFSB(前段总线前段总线)显示接口显示接口PCIe图形卡图形卡DDR2/3英特尔英特尔 5 系列芯片组系列芯片组处理器处理器MEDDR3内存内存控制器控制器显示接口显示接口Display英特尔英特
24、尔高清显卡高清显卡PCIE控制器控制器DMI英特尔英特尔灵活显示接口灵活显示接口(Intel FDI)I/O时钟时钟缓冲区缓冲区时钟时钟缓冲区缓冲区更高集成度方案更高集成度方案更高性能，更低功耗更高性能，更低功耗芯片组技术芯片组技术-单芯片方案单芯片方案 34 35融合处理器20192019年初，年初，AMDAMD发布了第一款融合加速处理器，为发布了第一款融合加速处理器，为PCPC处处理器进行了重新定义：将理器进行了重新定义：将CPUCPU与与GPUGPU完美融合，以全新完美融合，以全新的协同工作、加速计算理念引领了硬件发展潮流。现的协同工作、加速计算理念引领了硬件发展潮流。现如今新一代桌面级
25、如今新一代桌面级APUAPU终于发布，这一次它来势更加凶终于发布，这一次它来势更加凶猛，经过一年半的锤炼，它拥有了全新武器，大幅提猛，经过一年半的锤炼，它拥有了全新武器，大幅提升了自身效能并引入全新特性，可以预见到它会再次升了自身效能并引入全新特性，可以预见到它会再次对对PCPC硬件带来一番不小的震动。硬件带来一番不小的震动。36融合处理器n2019年年6月面向主流市场的月面向主流市场的Llano APU正式发布。正式发布。n2019年年10月，月，AMD发布发布Trinity系列芯片。系列芯片。n2019年年6月月AMD又推出又推出richland APU.n2019年推出了年推出了Kaveri系列系列APU，支持，支持HSA异构运算，使异构运算，使CPU与与GPU协同工作，并使用协同工作，并使用28nm制程与制程与GCN架构架构GPU，性能相较于前几代，性能相较于前几代APU而言达到了新的水准。而言达到了新的水准。37小结p CPUCPU的发展的发展p 8086/8088 CPU8086/8088 CPUp 80486 CPU80486 CPUp 8048680486的工作模式的工作模式p 8048680486的外部引脚介绍的外部引脚介绍 38作业P42：2、5、6、13
