1、1 1Chapter 9 Memory,CPLD and FPGAChapter 9 Memory,CPLD and FPGA (存储器、存储器、CPLDCPLD和和FPGA)FPGA)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2 2 基于基于Xilinx FPGAXilinx FPGA的动态可重构配置课程的动态可重构配置课程 Xilinx 大学教师大学教师WorkShop 讲师为来自美国讲师为来自美国XILINX 大学计划部资深外籍讲大学计划部资深外籍讲师师 本课程介绍了如何利用本课程介绍了如何利用 ISE、PlanAhe
2、ad 与嵌入式开发套件（与嵌入式开发套件（EDK）软件工具构建、实现）软件工具构建、实现和下载可部分重配置（和下载可部分重配置（PR）FPGA 设计设计3 3 基于基于Xilinx FPGAXilinx FPGA的动态可重构配置课程的动态可重构配置课程 Xilinx 大学教师大学教师WorkShop本次培训配备硬件实验平台本次培训配备硬件实验平台参加者可以现场动手操作和演示参加者可以现场动手操作和演示申请原厂正版软件的捐赠（申请原厂正版软件的捐赠（$5,000.00)4 4 http:/http:/ http:/￥560.00$79.00$59.00$49.00 About student p
3、ricing Shipping immediatelyBasys2 FPGA BoardXilinx Spartan 3E FPGA(100K or 250K gates)Intended for use with ISE or Webpack Digilent USB2 port providing board power,programming,and data transfers VGA&PS/2 connectors5 5Basys2 FPGA BoardBasys2 FPGA Board6 6 http:/http:/ http:/￥1180.00$149.00$99.00About
4、 student pricing Shipping immediatelyNexys2 FPGA BoardXilinx Spartan-3E FPGA(500K or 1200K gates)Intended for use with ISE,Webpack,or EDK Digilent USB2 port providing board power,programming,and data transfers 16MB Micron CellularRAM,4MB Numonyx StrataFlash,VGA,RS-232,high-speed expansion connector7
5、 7NexysNexys2 FPGA Board2 FPGA Board 8 8 基于基于Xilinx FPGAXilinx FPGA的动态可重构配置课程的动态可重构配置课程 西安电子科技大学西安电子科技大学 每天锻炼一小时，健康工作五十年，幸福每天锻炼一小时，健康工作五十年，幸福生活一辈子生活一辈子EDAEDA技术技术数字系统数字系统EDA技术技术9 9 Memory(半导体存储器半导体存储器)LSI在应用上分类：在应用上分类：专用型，为专门设备或用途而设计专用型，为专门设备或用途而设计 通用型，可用在不同数字设备中通用型，可用在不同数字设备中在制造工艺上分类：在制造工艺上分类：双极型双极型
6、 MOS型型半导体存储器指能够存储大量二值数据的半导体器件，半导体存储器指能够存储大量二值数据的半导体器件，按功能可分为：按功能可分为：只读存储器（只读存储器（READONLY MEMORY，ROM）信息数据可长期掉电保存于器件之中信息数据可长期掉电保存于器件之中 随机存取存储器（随机存取存储器（RANDOMACCESS MEMORY，RAM）可随时读出或写入数据、数据断电丢失可随时读出或写入数据、数据断电丢失Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1010 各种存储器中结构最简单的一种。在正常工作时它存储的数各种存储器中
7、结构最简单的一种。在正常工作时它存储的数据是固定不变的，只能读出，不能随时写入，故称只读存储器。据是固定不变的，只能读出，不能随时写入，故称只读存储器。分类：分类：使用的器件类型使用的器件类型:二极管二极管ROM双极型三极管双极型三极管ROMMOS管管ROM数据的写入方式数据的写入方式:固定固定ROM：无法更改，出厂时已定无法更改，出厂时已定可编程可编程ROM（PROM）：）：用户只可写入一次用户只可写入一次可擦可编程可擦可编程ROM（EPROM）：）：可写可擦，但费时长，操作可写可擦，但费时长，操作复杂复杂电抹可编程电抹可编程ROM（E2PROM）只读存储器（只读存储器（READONLY M
8、EMORY，ROM）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)11 11ROM电路都包含地址译码器、存储单元矩阵和输出缓冲器三个部电路都包含地址译码器、存储单元矩阵和输出缓冲器三个部分：分：地址译码（与阵列）地址译码（与阵列）字线字线存储矩阵（或阵列）存储矩阵（或阵列）位线位线 输出缓冲（三态门控制）输出缓冲（三态门控制）只读存储器（只读存储器（READONLY MEMORY，ROM）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1212 二极管二极管ROMA
9、1A0VCCW0W1W2W3D3D2D1D0D3D2D1D0存存储储矩矩阵阵地地址址译译码码器器EN或阵或阵与阵与阵固定固定ROM:掩模只读存储器掩模只读存储器 两两 位地址输入位地址输入:A1 ，A0；四四 位数据输出位数据输出:D3，D2，D1，D0；存存 储单元为二极管；储单元为二极管；存储容存储容 量量 为为 4 4 位。位。只读存储器（只读存储器（READONLY MEMORY，ROM）1313工作原理：工作原理：地址译码器将地址地址译码器将地址A1A0译成译成W0W3中的一个高电平输出信号。中的一个高电平输出信号。存储矩阵实际上是一个编码器，当存储矩阵实际上是一个编码器，当W0W3
10、输出高电平信号，则输出高电平信号，则在在D0D3输出一个四输出一个四 位二值代码。位二值代码。A1A0=10,W2=1,W0=W1=W3=0,只有只有D2一根位线与一根位线与W2之间有之间有二极管，二极管导通，二极管，二极管导通，D2=1,D0=D1=D3=0 D3D2D1D0=0100ROM 中的数据表中的数据表 地址地址 数据数据 A1 A0 D3 D2 D1 D0 0 0 0 1 0 1 0 1 1 0 1 1 1 0 0 1 0 0 1 1 1 1 1 0 只读存储器（只读存储器（READONLY MEMORY，ROM）Digital Logic Design and Applicat
11、ion(数字逻辑设计及应用数字逻辑设计及应用)1414二极管二极管ROM的结点图的结点图（阵列图）（阵列图）A1A0W0W1W2W3D3D2D1D0D3D2D1D0EN013012011010AAWAAWAAWAAW0101133010101023201011310101100AAAAWWDAAAAAAWWWDAAAAWWDAAAAWWD最小项最小项1515NMOS管存储矩阵管存储矩阵W0W1W2W3D3D2D1D0VDD交叉点处接有交叉点处接有MOS管时相当于存管时相当于存1，没，没有有MOS管时相当于管时相当于存存0。交叉点的数目。交叉点的数目称为存储单元数，用称为存储单元数，用4（字数）
12、（字数）4（位（位数）表示。数）表示。固定固定ROM电路结构简单，集成度高，价格便宜，存储数据电路结构简单，集成度高，价格便宜，存储数据由工厂制造时固化，数据不可改写由工厂制造时固化，数据不可改写用存储器实现组合逻辑函数用存储器实现组合逻辑函数:地址译码器输出全部最小项地址译码器输出全部最小项利用存储单元的或门输出构成所需组合逻辑的最小项和利用存储单元的或门输出构成所需组合逻辑的最小项和1616可编程只读存储器可编程只读存储器 PROM：所有的存储单元均为所有的存储单元均为0或或1，可，可根据需要改写一次根据需要改写一次存入数据（编程）的方法：熔断法，存入数据（编程）的方法：熔断法，PN结击穿
13、法结击穿法出厂时所有存储单元为出厂时所有存储单元为1，用，用户可写入户可写入0只能写入一次：令字线为高电只能写入一次：令字线为高电平，位线上施加负高压脉冲平，位线上施加负高压脉冲1717EPROM：可根据需要改写多次，将存储器原有的可根据需要改写多次，将存储器原有的信息抹去，再写入新的信息，允许改写几百次信息抹去，再写入新的信息，允许改写几百次方法：利用雪崩击穿，采用特殊的雪崩注入方法：利用雪崩击穿，采用特殊的雪崩注入MOS管管或叠栅注入或叠栅注入MOS管管擦除方式：紫外线照射擦除方式：紫外线照射特点：擦除操作复杂，速度慢，正常工作时不能随特点：擦除操作复杂，速度慢，正常工作时不能随意改写意改
14、写E2PROM：允许改写允许改写10010000次次方法：利用隧道效应，采用具有两个栅极的特制方法：利用隧道效应，采用具有两个栅极的特制NMOS管和一个普通管和一个普通NMOS管管只读存储器（只读存储器（READONLY MEMORY，ROM）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1818E2PROM：允许改写允许改写10010000次次擦除方式：加电擦除方式：加电特点：擦除操作简单，速度快，正常工作时最好特点：擦除操作简单，速度快，正常工作时最好不要随意改写不要随意改写Flash Memory:快闪存储器快闪存储器方法
15、：采用特殊的单管叠栅方法：采用特殊的单管叠栅MOS管，写入用雪管，写入用雪崩注入，擦除利用隧道效应崩注入，擦除利用隧道效应擦除方式：加电擦除方式：加电特点：擦除操作简单，集成度高，容量大特点：擦除操作简单，集成度高，容量大只读存储器（只读存储器（READONLY MEMORY，ROM）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1919例例1用一个用一个ROM实现如下函数，并画出其结点图实现如下函数，并画出其结点图CBCDAFDCBAACDCABF21将函数写成最小项之和的形式将函数写成最小项之和的形式151413121110
16、98731021514131211106211mmmmmmmmmmmmDCBADCBACDBABCDADCBADCBADCBACDBADCABDCABDABCABCDFmmmmmmmmmDCBADCBADBCADCBACDBADCABDCABDABCABCDF确定地址和输出确定地址和输出输入变量输入变量 为为A、B、C、D，地址为地址为4位；函数位；函数F1、F2，输出输出为为2个，应选用个，应选用24 2的的ROMROM的应用的应用实现组合逻辑函数，代码转换，字符发生器，数学函数实现组合逻辑函数，代码转换，字符发生器，数学函数表，实现时序电路中组合逻辑部分表，实现时序电路中组合逻辑部分ROM
17、也可按也可按RAM的级联方式扩展的级联方式扩展2020画结点图画结点图DCW1W2W3F1F2D2D1ENW4W7W9W10W5W6W8W11W12W14W15W13BAW0只读存储器（只读存储器（READONLY MEMORY，ROM）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2121例例2用一个用一个ROM实现二进制码到格雷码的转换实现二进制码到格雷码的转换 确定地址和输出确定地址和输出输入变量输入变量 为为B3、B2、B1、B0，地址为地址为4位；函数位；函数R0、R1、R2、R3，输出为输出为4个，应选用个，应选用2
18、4 4的的ROM表表1.4 格格雷雷码码与与二二进进制制码码关关系系对对照照表表二二进进制制码码格格雷雷码码十十进进制制数数（最最小小项项）二二进进制制码码格格雷雷码码十十进进制制数数（最最小小项项）B3B2B1B0R3R2R1R0B3B2B1B0R3R2R1R00000000008100011001000100019100111012001000111010101111300110010111011111040100011012110010105010101111311011011601100101141110100170111010015111110002222画结点图画结点图B0B1W1
19、W2W3R1R2D1D2ENW4W7W9W10W5W6W8W11W12W14W15W13B2B3W0R3R0D3D4只读存储器（只读存储器（READONLY MEMORY，ROM）2323 随机存取存储器随机存取存储器(RAM)在使在使 用用RAM时可以时可以 随时从任随时从任 一指一指 定定 地址取地址取 出出（读出）数据，也可以（读出）数据，也可以 随时将数据存入（写入）任随时将数据存入（写入）任 何指何指 定定 地址的存储单元地址的存储单元 中中 去。去。优优 点：读写方便点：读写方便 ，使，使 用灵用灵 活。活。缺缺 点：存在易点：存在易 失失 性性 ，一旦，一旦 断断 电所电所 存储
20、的数据存储的数据便会丢失便会丢失 ，不利，不利 于于 数据长期保数据长期保 存存 。按按 存储单存储单 元元 的特性的特性 分分 为：为：SRAM：静静 态态 随机随机 存储器存储器DRAM：动动 态态 随机随机 存储器存储器Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2424 SRAM的结构框图的结构框图 SRAM的结构及工作原理的结构及工作原理RAM电路通常由存储矩阵、地址译码器和读电路通常由存储矩阵、地址译码器和读/写写控制电路三部分控制电路三部分 组成组成。2525存储矩阵：在译码器和读存储矩阵：在译码器和读/写控制电
21、路的控制下既可写控制电路的控制下既可以以 写入写入1或或0，又可以，又可以 将所将所 存储的数据读出。存储存储的数据读出。存储矩阵中矩阵中 的单元的单元 个数即存储容量个数即存储容量地址译码器：将输入的地址代码译成某一条字线的输地址译码器：将输入的地址代码译成某一条字线的输出信号，使出信号，使 连接在这条字线上的存储单元连接在这条字线上的存储单元 或读或读/写控写控制电路接通，然后才能对这些单元制电路接通，然后才能对这些单元 进行读或写。进行读或写。读读/写控制电路：对电路的工作状态写控制电路：对电路的工作状态 进行控制进行控制 片选输入端片选输入端CS，读读/写控制，输出缓冲电路写控制，输出
22、缓冲电路 随机存取存储器（随机存取存储器（RAM）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2626WR/WR/=1，执行读操作，将存储单元，执行读操作，将存储单元 里的内容送里的内容送到输入到输入/输出端上；输出端上；=0，执行写操作，输入，执行写操作，输入/输出线上的数据被输出线上的数据被写入存储器；写入存储器；CS=1时时RAM的输入的输入/输出端与外部总线接通；输出端与外部总线接通；CS=0时时RAM的输入的输入/输出端呈高阻态输出端呈高阻态 ，不能与，不能与总线交换数据；总线交换数据；随机存取存储器（随机存取存储器
23、（RAM）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2727 2114的结构框图的结构框图 X0 A3行行地地址址译译码码器器存储矩阵存储矩阵64 64输入输入/输出电路输出电路WR/列地址译码器列地址译码器 X63 Y0 Y15 A4 A5 A6 A7 A8 A1 A2 A9I/O1I/O2I/O3I/O4CS A0 G2 G1 G3 G4 G5 G6 G7 G8 G10 G928282929共有共有10244=4096个存储单元个存储单元 ，排成，排成6464矩阵。矩阵。1024（=210），共有），共有10个地址输入端
24、个地址输入端A0A9。分分 成两组译码成两组译码I/O1I/O4既是数据输入端也是数据输出端既是数据输入端也是数据输出端CS =1时，门时，门G1G8禁止，将存储器内部电路与外部连线禁止，将存储器内部电路与外部连线隔离，可以隔离，可以 直接把直接把I/O1I/O4与系统总线相连使与系统总线相连使 用。用。CSWR/=0，=0，G1G4工作，工作，G5G8禁止，加到禁止，加到I/O1I/O4上的数据被写入指上的数据被写入指 定的四个存储单元。定的四个存储单元。CSWR/=1，=0时，门时，门G9输出高电平，使输出高电平，使 缓冲器缓冲器G5G8工作，门工作，门G10输出低电平，使输出低电平，使
25、G1G4禁止，这时由禁止，这时由地址码指地址码指 定的四个存储单元定的四个存储单元 中中 的数据被送到的数据被送到I/O1I/O4，实现读操作。实现读操作。Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)3030 SRAMSRAM的典型存储单元：的典型存储单元：特点：数据稳定可靠特点：数据稳定可靠 无需刷新无需刷新 读写速度快读写速度快 工艺复杂工艺复杂 集成度低集成度低 3131 动态随机存储器动态随机存储器DRAM典型存储单元典型存储单元:特点：电路简单特点：电路简单 集成度高集成度高 读出信号小读出信号小 需刷新需刷新323
26、2DRAM电路总体结构：电路总体结构：1位输入位输入 1位输出位输出 地址分地址分 时输入时输入3333 RAM的扩展的扩展当使用一片当使用一片RAM器件不能满足存储量器件不能满足存储量 的需要时，可以将若干片的需要时，可以将若干片RAM组合到一起，接成一个容量组合到一起，接成一个容量 更大的更大的RAM。位扩展方式位扩展方式:输入全部并接，输出分别接出输入全部并接，输出分别接出如果每一片如果每一片RAM中的字数已够用而每个字的位数不够用时，应中的字数已够用而每个字的位数不够用时，应采用位扩展的连接方式，将多片采用位扩展的连接方式，将多片RAM组合成位数更多的存储器。组合成位数更多的存储器。例
27、例1 用用10241位位RAM接成接成10248位位RAM。3434字扩展方式字扩展方式:输入低位和输入低位和 并接，输出全部并接并接，输出全部并接,输入高位通过译码控制片选输入高位通过译码控制片选 如果每一片如果每一片RAM中的位数已够用而字数不够用时，中的位数已够用而字数不够用时，应采用字扩展方式（也称地址扩展方式）。应采用字扩展方式（也称地址扩展方式）。例例2.用四片用四片2568位位RAM接成一个接成一个10248位位RAM256（=28），），1024（=210），），每一片每一片RAM只有八位地只有八位地址输入端，而址输入端，而1024为为10位地址输入端，故需增加两位位地址输入端
28、，故需增加两位地址码地址码A9、A8。由于由于 每一片每一片RAM的数据端的数据端I/O1I/O8都有三态都有三态 缓冲缓冲器，而它们又不会器，而它们又不会 同时出现低电平，故可将它们的同时出现低电平，故可将它们的数据端并联起来，作为整个数据端并联起来，作为整个RAM的八位数据输入的八位数据输入/输输出端。出端。WR/Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)RAM的扩展的扩展3535 RAM的字扩展接法的字扩展接法Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用
29、)3636器器件件编编号号A9A80Y1Y2Y3Y地地址址范范围围（A9A8A7A6A5A4A3A2A1A0）（等等效效十十进进制制）RAM（1）00011100 0000000000 11111111(0)(255)RAM（2）01101101 0000000001 11111111(256)(511)RAM（3）10110110 0000000010 11111111(512)(767)RAM（4）11111011 0000000011 11111111(768)(1023)各片各片RAM电路的地址分电路的地址分 配配Digital Logic Design and Application
30、(数字逻辑设计及应用数字逻辑设计及应用)RAM的扩展的扩展3737 Programmable Logic Device(可编程逻辑器件可编程逻辑器件)可编程逻辑器件可编程逻辑器件(Programmable Logic Device)简称简称PLD，是一种通用大规模集成电路，用于是一种通用大规模集成电路，用于LSI和和VLSI设计中，采用软件和硬件相结合的方法设计所需功能的数设计中，采用软件和硬件相结合的方法设计所需功能的数字系统。字系统。PLD的优点：价格较便宜，操作简便，修改方便的优点：价格较便宜，操作简便，修改方便Digital Logic Design and Application(数
31、字逻辑设计及应用数字逻辑设计及应用)3838 可编程逻辑器件可编程逻辑器件PLD的分类：的分类：根据有无寄存功能：根据有无寄存功能：可编程组合逻辑器件可编程组合逻辑器件 可编程时序逻辑器件。可编程时序逻辑器件。按内部电路组成：按内部电路组成：PLA（可编程逻辑阵列）可编程逻辑阵列）PGA（可编程门阵列）可编程门阵列）按编程方式：按编程方式：熔丝编程熔丝编程 光擦编程光擦编程 电擦编程电擦编程 在线编程在线编程可擦除可擦除PLA和可擦除和可擦除PGA统称为可擦除统称为可擦除PLD，简称，简称EPLDDigital Logic Design and Application(数字逻辑设计及应用数字逻
32、辑设计及应用)3939规格：规格：变量变量 输入与阵列输出输入与阵列输出+或阵列输出或阵列输出 任一逻辑函数都可用任一逻辑函数都可用“与或与或”式表示，即任何逻辑函数都式表示，即任何逻辑函数都可以用一个与门阵列与一个或门阵列来实现。可以用一个与门阵列与一个或门阵列来实现。由与阵列和或阵列组成的电路叫做逻辑阵列由与阵列和或阵列组成的电路叫做逻辑阵列LA 固定固定LA ROM（不可编程）不可编程）逻辑阵列逻辑阵列LA PROM（或阵列可编程）或阵列可编程）PLA PAL（与阵列可编程）与阵列可编程）FPLA（与、或阵列皆可编程）与、或阵列皆可编程）PLA同同PROM一样，可用熔丝编程，一样，可用熔
33、丝编程，也可用也可用NMOS，CMOS工艺的光擦和电擦编程。工艺的光擦和电擦编程。可编程逻辑阵列可编程逻辑阵列 PLA （Programmable Logic Array）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)4040&熔丝全保留的简化符号熔丝全保留的简化符号熔丝全保留或烧断熔丝全保留或烧断异或门异或门&11AB 1&11VCCHLLHHL4141用用ROM实现逻辑函数时，地址译码器的每个输出都为一条字线，实现逻辑函数时，地址译码器的每个输出都为一条字线，不能减少。输出函数为标准的与或表达式。不能减少。输出函数为标准的与
34、或表达式。为减小芯片面积，简为减小芯片面积，简化译码器，使输出函化译码器，使输出函数为最简的与或表达数为最简的与或表达式，采用式，采用FPLA。（。（见见例例1）FPLA与触发器配合可与触发器配合可构成时序逻辑电路构成时序逻辑电路（见例（见例2）现场可编程逻辑阵列现场可编程逻辑阵列 FPLA （Field Programmable Logic Array）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)4242用用ROM实现逻辑函数时，地址译码器的每个输出都为一条字线，实现逻辑函数时，地址译码器的每个输出都为一条字线，不能减少。输
35、出函数为标准的与或表达式。不能减少。输出函数为标准的与或表达式。FPLA规格用输入变量数、规格用输入变量数、与逻辑阵列的输出端数、与逻辑阵列的输出端数、或逻辑阵列的输出端数三或逻辑阵列的输出端数三者的乘积表示。者的乘积表示。用户可进行一次编程，使用户可进行一次编程，使用方便（熔丝型）；也可用方便（熔丝型）；也可用叠栅注入式用叠栅注入式MOS管作为管作为存储单元，如同存储单元，如同UVEPROM 现场可编程逻辑阵列现场可编程逻辑阵列 FPLA （Field Programmable Logic Array）Digital Logic Design and Application(数字逻辑设计及应
36、用数字逻辑设计及应用)4343例例1CBCDAFDCBAACDCABF21DCW1W2W3F1F2D2D1ENW4W7W9W10W5W6W8W11W12W14W15W13BAW041424444DCW1W2W3F1F2D2D1ENW7W10W6W8W12BAW0492Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)FPLA规格用输入变量数、与逻辑阵列的输出端数、或逻辑阵列的规格用输入变量数、与逻辑阵列的输出端数、或逻辑阵列的输出端数三者的乘积表示。输出端数三者的乘积表示。4545CBCDAFDCBAACDCABF21472DCW1
37、W2W3F1F2D2D1ENW4W5W7BAW64646例例2 用用FPLA与与D触发器实现触发器实现8421BCD计数器计数器8.4.2.1BCD 计计 数数 器器 状状 态态 表表 现现 在在 状状 态态 下下 一一 个个 状状 态态（D 输输 入入）十十 进进制制 QD QC QB QA QD(DD)QC(DC)QB(DB)QA(DA)0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7
38、0 1 1 1 1 0 0 0 8 1 0 0 0 1 0 0 1 9 1 0 0 1 0 0 0 0 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)4747画出卡诺图画出卡诺图 QBQAQDQC00011110000000010010111010 QBQAQDQC00011110000010011101111000 QBQAQDQC0 00 11 11 00 001010 101011 11 00
39、0 QBQAQDQC0 00 11 11 00 010010 110011 11 010ABCADDnDQQQQQQD1ABCBCACCnCQQQQQQQQD1ABABDBnBQQQQQQD1AAnAQQD14848ABCADQQQWQQW21ABCACBCQQQWQQWQQW543ABDABQQQWQQW76AQW8Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)4949阵列图阵列图484QAW1W2W3W4W5W7W6W8DDDDQBQCQDCPRDigital Logic Design and Application(数字逻
40、辑设计及应用数字逻辑设计及应用)5050双极型双极型PAL：熔断法熔断法CMOSPAL：可多次擦除（紫外线擦除）可多次擦除（紫外线擦除）PAL和触发器可构成时序电路和触发器可构成时序电路可编程阵列逻辑可编程阵列逻辑 （Programmable Array Logic，PAL）PAL的基本组成包括：输入互补缓冲的基本组成包括：输入互补缓冲;可编程与阵列；可编程与阵列；固定或阵列；特定的输出电路固定或阵列；特定的输出电路;尚未编程之前，与逻辑阵列的所有交叉点均有熔丝接尚未编程之前，与逻辑阵列的所有交叉点均有熔丝接通。编程即是将有用的熔丝保留，无用的熔丝熔断。通。编程即是将有用的熔丝保留，无用的熔丝
41、熔断。P A L，P L A和和R O M的的 比比 较较与与 阵阵或或 阵阵P A L可可 编编不不 可可 编编P L A可可 编编可可 编编R O M不不 可可 编编可可 编编Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)5151一、一、PAL的基本电路结构的基本电路结构最简单的最简单的PAL电路结构形式，包含一个可编程的与逻辑阵列电路结构形式，包含一个可编程的与逻辑阵列和一个固定的或逻辑阵列。和一个固定的或逻辑阵列。5252编程后的编程后的PAL电路电路21213212134143322124214314323211III
42、IYIIIIYIIIIIIIIYIIIIIIIIIIIIY5353二、二、PAL的几种输出电路结构和反馈形式的几种输出电路结构和反馈形式1.专用输出结构：输出端是与或门，与或非门或者互补输出结构，专用输出结构：输出端是与或门，与或非门或者互补输出结构，即所有设置的输出端只能作输出用。有即所有设置的输出端只能作输出用。有PAL10H8、PAL14H4、PAL10L8、PAL14L4、PAL16C1等。等。2.可编程输入可编程输入/输出结构：输出结构：PAL16L8、PAL20L10等等54543.寄存器输出结构：寄存器输出结构：输出三态缓冲（由与逻辑阵列控制）输出三态缓冲（由与逻辑阵列控制）输出
43、信号互补反馈到与逻辑阵列中输出信号互补反馈到与逻辑阵列中用途：产生复杂的组合逻辑函数用途：产生复杂的组合逻辑函数 在输出端插入在输出端插入D触发器阵列，状态及输出均互补反馈到与逻触发器阵列，状态及输出均互补反馈到与逻辑阵列中，输出三态缓冲由公共控制线控制辑阵列中，输出三态缓冲由公共控制线控制用途：组成各类时序逻辑电路用途：组成各类时序逻辑电路55555.运算选通输出结构运算选通输出结构4.异或输出结构异或输出结构PAL规格：规格：PAL-输入量输入量-结构结构-输出量输出量例：例：PAL14H4 14输入输入 4输出输出 输出正变量输出正变量 专用输出结构专用输出结构 PAL16R4 16输入
44、输入 4输出输出 输出反变量输出反变量 寄存器输出结构寄存器输出结构应用举例：应用举例：专用输出结构专用输出结构-实现组合逻辑实现组合逻辑设计要点：设计要点：计算输出逻辑的最简与或式计算输出逻辑的最简与或式选择选择PAL器件：器件：输入端输入端 输出端输出端 每个输出所含与项数量每个输出所含与项数量进行相应编程连接，去除未使用的与门进行相应编程连接，去除未使用的与门二、二、PAL的几种输出电路结构和反馈形式的几种输出电路结构和反馈形式Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)56565.运算选通输出结构运算选通输出结构4.异
45、或输出结构异或输出结构PAL规格：规格：PAL-输入量输入量-结构结构-输出量输出量例：例：PAL14H4 14输入输入 4输出输出 输出正变量输出正变量 专用输出结构专用输出结构 PAL16R4 16输入输入 4输出输出 输出反变量输出反变量 寄存器输出结构寄存器输出结构应用举例：应用举例：寄存器输出结构寄存器输出结构-实现时序逻辑实现时序逻辑设计要点：设计要点：计算各状态方程（驱动方程）的最简与或式计算各状态方程（驱动方程）的最简与或式选择选择PAL器件：器件：输入端输入端 输出端输出端 每个输出所含与项数量每个输出所含与项数量触发器数量触发器数量进行相应编程连接，去除未使用的与门进行相应
46、编程连接，去除未使用的与门二、二、PAL的几种输出电路结构和反馈形式的几种输出电路结构和反馈形式Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)5757PALPAL的应用的应用例例1：用：用PAL器件设计一个数值判别电路。要求判断器件设计一个数值判别电路。要求判断4位二进制位二进制数数DCBA的大小属于的大小属于05、6 10、11 15三个区间的哪一个之三个区间的哪一个之内。内。十进制数十进制数二进制数二进制数Y0Y1Y2DCBA00000100100011002001010030011100401001005010110060
47、110010701110108100001091001010101010010111011001DBADCYACDBCDCBDYBDCDY21058585959例2 用PAL设计一个4位循环码计数器，并要求所设计的计数器具有置零和对输出进行三态控制的功能。CPY3Y2Y1Y0CQ3Q2Q1Q0C00000011111100010111012001101100130010011011401100100115011101000160101010101701000101118110000011191101000101101111000001111110000011121010001011131011
48、0010016060根据上表画出根据上表画出4个触发器次态个触发器次态 的卡诺图，化简后的卡诺图，化简后61616262 通用阵列逻辑通用阵列逻辑 GAL （General Array Logic）GAL是第二代的是第二代的PAL，是一种是一种寄存寄存PLA器件器件。基本结构：输入互补缓冲基本结构：输入互补缓冲,与或阵列（可编与、固定或）与或阵列（可编与、固定或）,可编程可编程的输出电路的输出电路输出电路结构：通用宏单元输出电路结构：通用宏单元OLMC（可编程）可编程）工艺：工艺：E2CMOS擦除方式：采用电可擦除的擦除方式：采用电可擦除的CMOS制作制作特点：通用性较强，高速，低耗，使用方便
49、特点：通用性较强，高速，低耗，使用方便GAL器件是美国器件是美国Lattice公司公司1985年首先推出的，目前主要有年首先推出的，目前主要有5种种型号：型号：GAL16V8 GAL20V8 ispGAL16Z8 ispGAL20V10 GAL39V18Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)6363 通用阵列逻辑通用阵列逻辑 GAL （General Array Logic）一、一、GAL的电路结构：的电路结构：GAL由可编程与阵列、固定或阵列、由可编程与阵列、固定或阵列、OLMC及部分输入及部分输入/输出缓输出缓冲门电
50、路组成。实际上，冲门电路组成。实际上，GAL的或阵列包含在的或阵列包含在OLMC中。中。Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)64646565二、输出逻辑宏单元（二、输出逻辑宏单元（OLMC）Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)6666三、工作特点：三、工作特点：8个与或项输入，可实现正个与或项输入，可实现正/反相输入（反相输入（XOR）可选择直接输出可选择直接输出/通过通过D触发器输出（触发器输出（OMUX）输出三态门可控：输出三态门可控：4种
