1、1第六章 CMOS I/O设计2CMOSCMOS集成电路的集成电路的I/OI/O设计设计n6.1 输入缓冲器 n6.2 输出缓冲器 n6.3 ESD保护电路n6.4 三态输出的双向I/O缓冲器3输入缓冲器输入缓冲器n两方面作用 n电平转换接口 n过滤外部信号噪声4输入缓冲器输入缓冲器:电平转换电平转换n电平兼容nTTL电路逻辑摆幅小n最坏情况CMOS电路输入电平（VDD=5V）IHmin=2.0VVILmax0.8VV输入缓冲器输入缓冲器n逻辑阈值设计n求算导电因子比例IHminILmaxit1.4V2VVVDDTNTP5V,0.8VVVV Nrp21.7KKKNMOS管占用大量芯片面积；输入
2、为VIHmin时有静态功耗TNrDDTPinrTNrDDTPrTNDDTPit rr1111=111VVVVVVVVVVVIHmin=2.0VVILmax0.8VVVDDVVinoutt6输入缓冲器输入缓冲器n改进电路增加二极管，使 反相器上的有效电源电压降低PMOS加衬底偏压，增大其阈值电压的绝对值 增加反馈管MP2，改善输出高电平 TNrDDTPinrTNrDDTPrTNDDTPit rr1111=111VKVVVKVKVVK VVVVKK7输入缓冲器：抑制输入噪声输入缓冲器：抑制输入噪声n用CMOS史密特触发器做输入缓冲器 8史密特触发器：输入缓冲器史密特触发器：输入缓冲器n转换电平n噪
3、声容限n回滞电压HH,2VVVVV2213DDrTNr()()1NinTNNDDTNxKVVKVVVVK VVKrDDTPr1KVVVKNHMDDNLM,VVVVV9史密特触发器做输史密特触发器做输入缓冲器入缓冲器n利用回滞电压特性抑制输入噪声干扰 10Noise Suppression using Schmitt TriggerVint0VMVMtVoutt0+tpt11CMOSCMOS集成电路的集成电路的I/OI/O设计设计n6.1 输入缓冲器 n6.2 输出缓冲器 n6.3 ESD保护电路n6.4 三态输出的双向I/O缓冲器12输出缓冲器输出缓冲器n在驱动很大的负载电容时，需要设计合理的
4、输出缓冲器n提供所驱动负载需要的电流n使缓冲器的总延迟时间最小 n一般用多级反相器构成的 反相器链做输出缓冲器 13输出缓冲器输出缓冲器n驱动不同负载电容时，输入/输出电压波形及充放电电流n使反相器链逐级增大相同的比例，则每级反相器有近似相同的延迟，有利于提高速度14输出缓冲器输出缓冲器n逐级增大S倍的反相器链 1in22inLin,.NCSCCS CCS Cpp01/inp0L/NtNStN CCt1/inL/NSCC0pt为反相器驱动一个相同反相器负载的延迟时间15输出缓冲器：反相器链输出缓冲器：反相器链n使tp最小的N与S的最优值n实际设计中应在满足速度要求的前提下，尽量减少N，适当增大
5、S，以减少面积和功耗n对最终输出级的上升、下降时间有要求时，应先根据时间要求和负载大小，设计出最终输出级反相器的尺寸，再设计前几级电路。inLln(/)NCC1/inL(/)e2.72NSCC16输出缓冲器输出缓冲器n增加输出缓冲器的作用增加输出缓冲器的作用 无缓冲器无缓冲器 有缓冲器有缓冲器缓冲器级数缓冲器级数 10 106.3210010013.651000100019.07100001000024.59Lin/CCpp0/ttpp0/ttinLln(/)NCC1/inL(/)e2.72NSCC17输出缓冲器输出缓冲器n负载10PF，最终输出级的上升、下降时间是1ns 的驱动电路的三种设计
6、方案18输出缓冲器输出缓冲器n性能比较实际缓冲器的设计应从速度、功耗和面积综合考虑19输出缓冲器输出缓冲器n采用梳状(叉指状)结构的大宽长比MOS管 相当于把宽度很大的MOS管变成多个并联的小管子，减小了多晶硅线的RC延迟 20输出缓冲器输出缓冲器v不同结构输出级MOS管对电路速度的影响21CMOSCMOS集成电路的集成电路的I/OI/O设计设计n6.1 输入缓冲器 n6.2 输出缓冲器 n6.3 ESD保护电路n输入端ESD保护电路n输出端ESD保护电路n电源的ESD保护电路n6.4 三态输出的双向I/O缓冲器22ESDESD保护电路保护电路n如果 MOS晶体管的栅氧化层上有很大的电压，会造
7、成氧化层击穿，使器件永久破坏 n随着器件尺寸减小，栅氧化层不断减薄，氧化层能承受的电压也不断下降 ntox5nm时，VGm=5Vn由于MOS晶体管的栅电容很小，积累在栅极上的杂散电荷就能形成很大的等效栅压，引起器件和电路失效，这就是ESD问题（Electrostatic Discharge,）静电释放23ESDESD保护电路保护电路nESD应力的四种模式 某一个输入（或输出）端对地的正脉冲电压（PS）某一个输入（或输出）端对地的负脉冲电压（NS）某一个输入或输出端对VDD端的正脉冲电压（PD）某一个输入或输出端对VDD端的负脉冲电压（ND）在芯片的输入和输出端增加ESD保护电路 24输入端输入
8、端ESDESD保护电路保护电路n双二极管保护电路n PS：D2击穿 n NS：D2导通 n PD：D1导通 n ND：D1击穿 栅极电位钳制在GDD0.7V0.7VVV25输入端输入端ESDESD保护电路保护电路双二极管保护电路的版图双二极管保护电路的版图26输入端输入端ESDESD保护电路保护电路n对深亚微米CMOS集成电路，栅氧化层的击穿电压很小，常规二极管的击穿电压较大，不能起到很好的保护作用。因此可以增加离子注入提高二极管衬底浓度，来降低二极管的击穿电压n输入保护电路和电平转换电路结合起来就构成实际的CMOS集成电路中常采用的输入缓冲器结构27输入端输入端ESDESD保护电路保护电路n
9、用场区MOS管作输入保护n输入端有较大的正脉冲电压时场区MOS管导通，使ESD电流旁路 n用栅接地的NMOS管和栅接VDD的PMOS管共同构成输入保护电路n源漏区pn结起到二极管的保护作用28输入端输入端ESDESD保护电路保护电路n特征尺寸的缩小对ESD保护电路的挑战nI/O管脚数目增加，需减小保护电路的面积 n需降低保护电路的钳位电压，加快电荷泄放速度n采用垂直双极晶体管（Vertical Bipolar,V-BIP）做保护电路 输入电压过高时，D被击穿，电阻R使V-BIP发射结正偏，双极晶体管导通，为ESD提供很大的放电电流 29输入端输入端ESDESD保护电路保护电路n采用V-BIP做
10、保护电路的优点n采用n阱CMOS工艺，在n阱中制作垂直结构的双极晶体管，并形成触发二极管D nV-BIP器件收集区通过常规CMOS器件的n阱和ESD器件的n阱相连 高驱动电流 低钳位电压 低成本 小面积 30ESDESD保护电路保护电路nESD应力电压加在电源和地的管脚之间 应在电源和地之间增加ESD保护电路 31电源的电源的ESDESD保护电路保护电路n用栅接地的NMOS管做电源的ESD保护 能为静电释放提供足够大的电流，器件的面积较大钳位电压较高，可能在自己被击穿之前内部器件已损坏 32电源的电源的ESDESD保护电路保护电路n具有ESD变化探测功能的保护电路 正常工作时，ESD保护电路与
11、内部电路相隔离受到ESD冲击时，VX缓慢上升，VX比VDD上升慢，使MP导通，VG达到 一个正电压，从而使钳位NMOS管导通 设计适当的RC常数，使钳位NMOS管的导通时间满足要求33输出端输出端ESDESD保护电路保护电路n芯片的脱片输出级都是尺寸很大的MOS管构成的反相器，其漏区和衬底形成的pn结就相当于一个大面积的二极管,可以起到ESD保护作用。n一般输出级不用增加ESD保护器件。n对芯片的输出级MOS管尺寸不够大或者对可靠性要求很高的情况，也要在输出端增加保护二极管。34ESDESD保护电路保护电路n全芯片的ESD保护电路 芯片四边各放置一个电源对地的ESD钳位保护电路 环绕在芯片四周
12、的很长的电源线和地线有较大的寄生电阻和寄生电容，引起ESD放电时间的延迟，造成远离ESD保护电路的器件更容易损伤 35CMOSCMOS集成电路的集成电路的I/OI/O设计设计n6.1 输入缓冲器 n6.2 输出缓冲器 n6.3 ESD保护电路n6.4 三态输出和双向I/O缓冲器36三态输出缓冲器三态输出缓冲器n整机中的信号通过总线传送；数据总线是连接很多电路输出的公共通路。n如果各个电路的输出信号同时送到总线上，则可能破坏电路的正常工作。n各电路必须按照一定的时序向总线传送信号 n三态输出控制n输出高电平状态有电流流出n输出低电平状态有电流流入n高阻态既无电流流出，也无电流流入37三态输出缓冲
13、器三态输出缓冲器n用使能信号E 控制输出级E=1(或E=0)时，正常输出高电平或输出低电平E=0(或E=1)时，处于高阻态 38三态输出缓冲器三态输出缓冲器n用简单的CMOS电路实现三态输出 上拉和下拉通路都经过两个串联管，驱动能力差 39三态输出缓冲器三态输出缓冲器n用逻辑门控制输出级反相器实现三态输出 40预充预充求值的总线结构求值的总线结构nVP=0时，总线处在预充电阶段，nVP=1时，总线根据控制信号接受某个电路的数据 输出电路不需要三态控制,减小了电路的面积，提高了工作速度41三态输出双向三态输出双向I/OI/O缓冲器缓冲器n一种CMOS双向缓冲器电路nE=0时，作为输入端使用nE=1时，作为输出端使用输入电路需加ESD保护
