1、4 4 课程自测样卷11.1.大规模可编程器件主要有大规模可编程器件主要有FPGAFPGA、CPLDCPLD两类，下列对两类，下列对FPGAFPGA结结构与工作原理的描述中，正确的是（构与工作原理的描述中，正确的是（）。）。一、单项选择题一、单项选择题数字系统设计数字系统设计样卷样卷（10小题，每题2分，共20分）FPGA是基于乘积项结构的可编程逻辑器件FPGA是全称为复杂可编程逻辑器件基于SRAM的FPGA器件，在每次上电后必须进行一次配置在Altera公司生产的器件中，MAX7000系列属FPGA结构4 4 课程自测-数字系统设计样卷2.IP2.IP核在核在ICIC领域被理解为完成某种功能
2、的设计，以版图方式领域被理解为完成某种功能的设计，以版图方式提供的提供的IPIP被称为被称为()()。A.硬IP B.固IP C.软IP D.都不是3.3.已成为已成为IEEEIEEE标准的标准的HDLHDL语言有（语言有（）。）。A.VHDL和AHDL C.AHDL和Verilog HDLB.Verilog HDL 和VHDL D.只有Verilog HDL4.4.本课程实验开发系统上的下载板所配置的目标芯片的型号本课程实验开发系统上的下载板所配置的目标芯片的型号是是()()。A.FLEX10K系列 EPF10K10LC84-3 B.FLEX10KE系列 EPF10K30EFC484-1C.
3、FLEX10K系列 EPF10K10LC84-4D.MAX7000系列 EPM7096LC84-74 4 课程自测样卷14 4 课程自测-数字系统设计样卷5.5.在在MAX+plusIIMAX+plusII中，所建立的原理图设计文件保存的后缀名中，所建立的原理图设计文件保存的后缀名是是()()。A.*.tdf B.*.gdf C.*.vhd D.*.scf6.6.下列对现代下列对现代EDAEDA技术基本特点的描述中，错误的是（技术基本特点的描述中，错误的是（）。）。A.支持硬件描述语言进行设计B.普遍采用标准化和开发性框架结构C.具有高层综合和优化功能D.完全支持软、硬件协同设计A.非阻塞赋值
4、语句的赋值符号为“=”B.阻塞赋值语句在语句块结束时才完成赋值操作C.非阻塞赋值语句在在该语句块结束时就立即完成赋值操作D.阻塞赋值语句的赋值符号为“=”7.7.下列对阻塞与非阻塞赋值语句的描述中，正确的是（下列对阻塞与非阻塞赋值语句的描述中，正确的是（）。）。4 4 课程自测样卷14 4 课程自测-数字系统设计样卷8.8.在下面的程序段中，当在下面的程序段中，当addressaddress的值等于的值等于5b0 x0005b0 x000时，问时，问casexcasex执行完后，输出执行完后，输出outout的值等于的值等于()()。casex(address)casex(address)5b
5、00?1:out=2b11;5b00?1:out=2b11;5b01?:out=2b10;5b01?:out=2b10;5b10?00:out=2b01;5b10?00:out=2b01;default:out=2b00default:out=2b00endcaseendcaseAout=2 b1 Cout=2 b01 Bout=2 b10 Dout=2 b004 4 课程自测样卷14 4 课程自测-数字系统设计样卷9.9.下列关于下列关于Verilog HDLVerilog HDL的标识符及数据定义的说法中，错误的标识符及数据定义的说法中，错误的是（的是（）。）。ACOUNT和count是两
6、个不同的标识符 Bwait、initial、4sum都是非法的标识符定义C16、d2a、b0 x110 都是错误的整形数定义DModule不是Verilog 的关键字10.10.以下哪个选项是以下哪个选项是Verilog HDLVerilog HDL语言支持的三种基本描述方语言支持的三种基本描述方式（式（）。）。数据流描述数据流描述 门级描述门级描述 行为描述行为描述 结构描述结构描述 过程描述过程描述 功能描述功能描述A C B D4 4 课程自测样卷14 4 课程自测-数字系统设计样卷1.1.将将PLDPLD按结构特点来分类，可分为按结构特点来分类，可分为()()和和()()两大类。两大类
7、。二、填空题二、填空题（18个空，每空1分，共18分）2 2ASICASIC的中文全称是的中文全称是()()。3 3EDAEDA技术经历了技术经历了()()、()()、EDAEDA三个发三个发展阶段。展阶段。4.4.基于基于EDAEDA软件的软件的FPGA/CPLDFPGA/CPLD设计流程为：设计流程为：原理图原理图/HDL/HDL文本输入文本输入功能仿真功能仿真综合综合适配适配()()()()在线测试。在线测试。5 5Verilog HDLVerilog HDL所提供的两大物理数据类型是：所提供的两大物理数据类型是：()()、()()。4 4 课程自测样卷14 4 课程自测-数字系统设计样
8、卷清空清空清空清空阵列型阵列型单元型单元型专用集成电路专用集成电路电电子子CAD电子电子CAE时时序序仿仿真真下下载载编编程程清空连线型连线型寄存器型寄存器型6 6在在MAX+plusIIMAX+plusII中，中，SimulatorSimulator所代表的含义是所代表的含义是(),(),Create Default SymbolCreate Default Symbol所代表的含义是所代表的含义是()()。7 7在在MAX+plusII MAX+plusII 中利用中利用Verilog HDLVerilog HDL语言建立文本文件时，语言建立文本文件时，保存的文件名称必须和保存的文件名称必
9、须和()()一致。所建立的波形仿真文一致。所建立的波形仿真文件的后缀名为件的后缀名为()()。8 8若若A=5b11001,A=5b11001,则则A2A2得到的结果是得到的结果是(),|A(),|A得到得到的结果的结果()()。9 9若若A=5b11001A=5b11001，B=5b101x1,B=5b101x1,则则A&B=()A&B=()。1010若若a=5b11x01,b=5b11x01,a=5b11x01,b=5b11x01,则，则，a=ba=b得到的结果得到的结果是是()()。1111若若a=1b1,b=2b00,c=3b101,a=1b1,b=2b00,c=3b101,则则a,2
10、b,c=a,2b,c=()()。4 4 课程自测样卷14 4 课程自测-数字系统设计样卷清空仿真器仿真器生成默认图元生成默认图元模块名模块名.scf清空5b001001清空清空清空清空1X8b100001011.1.SoCSoC三、名词解释三、名词解释（4小题，每题3分，共12分）2 2综合综合3 3布局布局4.4.功能仿真功能仿真4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置系系统统芯芯片片，指指把把一一个个完完整整的的系系统统集集成成在在一一个个芯芯片片上上。重置指将较高层次的设计描述自动转化为较低层次描述的过程。指将较高层次的设计描述自动转化为较低层次描述的过程。重置是是将
11、将已已分分割割的的逻逻辑辑小小块块放放到到器器件件内内部部逻逻辑辑资资源源的的具具体体位位置置，并并使使它它们们易易于于连连线线，且且连连线线最最少少。重置不考虑信号时延等因素的仿真，称为功能仿真，也叫前仿真。不考虑信号时延等因素的仿真，称为功能仿真，也叫前仿真。1.1.什么是什么是PLD?PLDPLD?PLD按集成度如何分类？按集成度如何分类？四、简答题四、简答题（3小题，每题5分，共15分)2 2什么是什么是ISPISP技术？其优点是什么？技术？其优点是什么？4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答答：PLD是是可可编编程程逻逻辑辑器器件件的的简简称称，是是通通过过编
12、编程程可可以以让让其其产产生生一一定定功功能能的的逻逻辑辑器器件件。按按集集成成度度分分，PLD可可以以分分为为简简单单PLD（SPLD）和和复复杂杂PLD（HDPLD）。简简单单PLD可可以以分分为为：PROM，PLA，PAL，GAL；复复杂杂PLD可可以以分分为为：CPLD，FPGA。重置答：在系统编程，指的是对器件、电路板或整个电子系统的逻辑功答：在系统编程，指的是对器件、电路板或整个电子系统的逻辑功能可随时进行修改或重构的能力。能可随时进行修改或重构的能力。ISP技术使技术使PLD器件的编程变得非器件的编程变得非常容易，而且允许用户先制板、装配、后编程，然后进行系统的调常容易，而且允许
13、用户先制板、装配、后编程，然后进行系统的调试，如果在调试中发现问题，可以再基本不改动硬件电路的前提试，如果在调试中发现问题，可以再基本不改动硬件电路的前提下，只需修改下，只需修改PLD芯片内的设计，然后重新对器件进行在线编程就芯片内的设计，然后重新对器件进行在线编程就可以实现改动，非常方便。可以实现改动，非常方便。3.3.什么是什么是Top_downTop_down设计？设计？4 4 课程自测样卷14 4 课程自测-数字系统设计样卷答：答：Top_down设计，即自顶向下的设计。这种设计方法首先从系统设计，即自顶向下的设计。这种设计方法首先从系统入手，在顶层进行功能方框图的划分和结构设计。在功
14、能级进行仿入手，在顶层进行功能方框图的划分和结构设计。在功能级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，然后真、纠错，并用硬件描述语言对高层次的系统行为进行描述，然后用综合工具将设计转化为具体门电路网表，其对应的物理实现可以用综合工具将设计转化为具体门电路网表，其对应的物理实现可以是是PLD器件或专用的集成电路器件或专用的集成电路(ASIC)。重置五、编程题五、编程题（6小题，共35分)line1 module FA(a,b,cin,sum,cout);line2 input cin;line3 input 3:0 a,b;line4 output sum,cout;line
15、5 reg cout;line6 always(a or b or cin);line7 (cout,sum)=a+b+cin;line7 endmodule1.1.如下所示的四位全加器的如下所示的四位全加器的VerilogVerilog程序中共有四处错误，找程序中共有四处错误，找出，并改正出，并改正(其中的其中的line1line1line7line7指第指第1 1行到第行到第7 7行行)。（。（4 4分）分）4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答答：line4应应分分成成两两条条语语句句来来写写，分分别别为为“output cout;output 3:0 sum”l
16、ine6语语句句最最后后面面的的分分号号“；”要要去去掉掉 line6前前应应添添加加一一条条数数据据类类型型声声明明语语句句：“reg 3:0 sum;”line7 应应改改为为：“cout,sum=a+b+cin；”module mux2_1(_);（1分）分）input _;（1分）分）output_;（1分）分）assign _;（2分）分）endmodule2.2.对照右图，将如下对照右图，将如下Verilog Verilog 程序补充完整。程序补充完整。(5(5分分)4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答答：a,b,sel,F (1分分)a,b,sel (1
17、分分)F (1分分)F=sel?a:b;(2分分)module updown_count(d,clk,clear,load,up_down,qd);input 3:0 d;input clk,clear,load,up_down;output 3:0 qd;reg3:0 qd;always(posedge clk)beginif(!clear)qd=4h00;else if(load)qd=d;else if(up_dwon)qd=qd+1;else qd=qd-1;endendmodule3.3.分析如下分析如下Verilog Verilog 程序所描述的逻辑功能。（程序所描述的逻辑功能。（
18、5 5分）分）4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答答：一一个个上上升升沿沿触触发发(CLK)，低低电电平平有有效效同同步步清清零零端端(clear)，高高电电平平有有效效同同步步置置数数端端(load)的的16位位可可逆逆计计数数器器，其其中中up_down为为计计数数可可控控端端，当当up_down为为1，加加计计数数，up_down为为0，减减计计数数。4.4.写出下图所示电路的写出下图所示电路的Verilog Verilog 结构描述程序。（结构描述程序。（5 5分）分）4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答：答：module DFF(D
19、,CP,Q,NQ);input D,CP;output Q,NQ;wire ND,R,S;not(ND,D);nand N1(R,D,CP),N2(S,ND,CP);nand N3(Q,NQ,R),N4(NQ,Q,S);endmodule5.5.某控制电路的输入某控制电路的输入(rst,clkrst,clk)与输出与输出(Count_en,Count_loadCount_en,Count_load)的时序关系如下图所示，试写出能够实现该电路功能的的时序关系如下图所示，试写出能够实现该电路功能的VerilogVerilog模块程序。模块程序。(8(8分分)4 4 课程自测样卷14 4 课程自测-
20、数字系统设计样卷重置答答：module ctrl(clk,rst,Count_en,Count_load);output Count_en,Count_load;input clk,rst;reg Count_en,Count_load;always(negedge clk or negedge rst)begin if(!rst)begin Count_en=0;Count_load=1;end else begin Count_en=Count_en;Count_load2A2得到的结果是得到的结果是()()，|A|A得得到的结果是到的结果是()()。7 7若若A=5b11001A=5b1
21、1001，B=5b101x1,B=5b101x1,则则A&B=()A&B=()，A&B A&B=()=()。8 8若若a=5b11x01,b=5b11x01,a=5b11x01,b=5b11x01,则，则，a=ca=c得到的结果是得到的结果是()()。9 9若若a=1b1,b=2b00,c=3b101,a=1b1,b=2b00,c=3b101,则则2a,b,c=2a,b,c=()()。1010右图三态门用条件运算符可以描述为：右图三态门用条件运算符可以描述为：assign out=assign out=()()。4 4 课程自测样卷14 4 课程自测-数字系统设计样卷清空清空清空5b00110
22、0清空5b10001117b1100101清空en?in:bz1.ISP1.ISP三、名词解释三、名词解释（5小题，每题3分，共15分）2 2SoCSoC3 3综合综合4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置在在系系统统编编程程技技术术，指指对对器器件件、电电路路板板或或整整个个电电子子系系统统的的逻逻辑辑功功能能可可随随时时进进行行修修改改或或重重构构的的能能力力。重置芯片系统，把一个完整的系统集成在一个芯片上。芯片系统，把一个完整的系统集成在一个芯片上。重置指将较高层次的设计描述自动转化为较低层次描述的过程。指将较高层次的设计描述自动转化为较低层次描述的过程。4.4.映
23、射映射5 5时序仿真时序仿真4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置是是把把设设计计文文件件分分为为多多个个适适合合器器件件内内部部逻逻辑辑资资源源实实现现的的逻逻辑辑小小块块的的过过程程。重置在在选选择择了了具具体体器器件件并并完完成成了了布布局局布布线线后后进进行行的的包包含含定定时时关关系系的的仿仿真真。1.1.什么是什么是PLD?PLDPLD?PLD按集成度如何分类？按集成度如何分类？四、简答题四、简答题（3小题，每题5分，共15分)2 2什么是什么是Top_downTop_down设计方式？设计方式？4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答答
24、：PLD是是可可编编程程逻逻辑辑器器件件的的简简称称，是是通通过过编编程程可可以以让让其其产产生生一一定定功功能能的的逻逻辑辑器器件件。按按集集成成度度分分，PLD可可以以分分为为简简单单PLD(SPLD)和和复复杂杂PLD(HDPLD)。简简单单PLD可可以以分分为为：PROM，PLA，PAL，GAL；复复杂杂PLD可可以以分分为为：CPLD，FPGA。重置答：答：Top_down设计，即自顶向下的设计。这种设计方法首先从系统设计，即自顶向下的设计。这种设计方法首先从系统入手，在顶层进行功能方框图的划分和结构设计。在功能级进行仿入手，在顶层进行功能方框图的划分和结构设计。在功能级进行仿真、纠
25、错，并用硬件描述语言对高层次的系统行为进行描述，然后真、纠错，并用硬件描述语言对高层次的系统行为进行描述，然后用综合工具将设计转化为具体门电路网表，其对应的物理实现可以用综合工具将设计转化为具体门电路网表，其对应的物理实现可以是是PLD器件或专用的集成电路器件或专用的集成电路(ASIC)。3.3.简述简述Verilog HDLVerilog HDL提供的三种不同的描述方式？提供的三种不同的描述方式？4 4 课程自测样卷14 4 课程自测-数字系统设计样卷答：三种描述方式为：答：三种描述方式为：1)数据流描述数据流描述-以以assign关键字开头的连续赋值语句，这里被赋关键字开头的连续赋值语句，
26、这里被赋值的变量一定要是连线型，如值的变量一定要是连线型，如wire型。型。2)结构描述结构描述-调用调用Verilog 预定义好的基本门元件或在层次结构预定义好的基本门元件或在层次结构描述中，调用用户自己定义的模块。描述中，调用用户自己定义的模块。3)行为描述行为描述-类似高级语言，主要以类似高级语言，主要以always开头的过程语句，里开头的过程语句，里面可以有阻塞非阻塞赋值语句、面可以有阻塞非阻塞赋值语句、if-else语句、语句、case语句、语句、for循环语句循环语句等等。这里在等等。这里在always 语句里被赋值的变量一定要被申明成是寄存器语句里被赋值的变量一定要被申明成是寄存
27、器类型。类型。重置五、编程题五、编程题（6小题，共35分)line1 module decode4_7(a,b,c,d,e,f,g,D3,D2,D1,D0);line2 output a,b,c,d,e,f,g;line3 input D3,D2,D1,D0;line4 always(D3 or D2 or D1 or D0);line5 beginline6 case(D3,D2,D1,D0)line7 4 d0:a,b,c,d,e,f,g=7 b1111110;line8 4 d1:a,b,c,d,e,f,g=7 b0110000;line9 4 d2:a,b,c,d,e,f,g=7 b1
28、101101;line10 4 d3:a,b,c,d,e,f,g=7 b1111001;line11 4 d4:a,b,c,d,e,f,g=7 b0110011;line12 4 d5:a,b,c,d,e,f,g=7 b1011011;line13 4 d6:a,b,c,d,e,f,g=7 b1011111;1.1.如右所示如右所示BCDBCD码码七段数码显示译码器的七段数码显示译码器的VerilogVerilog程序中程序中共有四处错误，找出，并改正共有四处错误，找出，并改正(其中的其中的line1line1line19line19指第指第1 1到到第第1919行行)。（。（4 4分）分）4
29、 4 课程自测样卷14 4 课程自测-数字系统设计样卷line14 4 d7:a,b,c,d,e,f,g=7 b1110000;line15 4 d8:a,b,c,d,e,f,g=7 b1111111;line16 4 d9:a,b,c,d,e,f,g=7 b1111011;line17 default:a,b,c,d,e,f,g=7 bx;line18 endline19 endmodule4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答答：line4:语语句句最最后后面面的的分分号号“；”要要去去掉掉；line4 前前应应添添加加一一条条数数据据类类型型声声明明语语句句：“r
30、eg a,b,c,d,e,f,g;”；line6 应应改改为为：“case(D3,D2,D1,D0)”；line 17 后后面面应应添添加加一一条条语语句句“endcase”module gate1(_);（1分）分）input _;（1分）分）output_;（1分）分）assign _;（2分）分）endmodule2.2.对照右图，将如下对照右图，将如下Verilog Verilog 程序补充完整。程序补充完整。(5(5分分)4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答答：A,B,C,D,F (1分分)A,B,C,D (1分分)F (1分分)F=(A&B)|(B&C&D
31、)(2分分)module voter7(pass,vote);output pass;input6:0 vote;reg2:0 sum;integer i;reg pass;always(vote)beginsum=0;for(i=0;i=6;i=i+1)if(votei)sum=sum+1;if(sum2)pass=1;else pass=0;endendmodule3.3.分析如下分析如下Verilog Verilog 程序所描述的逻辑功能。（程序所描述的逻辑功能。（5 5分）分）4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答：由答：由for循环语句构成的七人投票表决器，循
32、环语句构成的七人投票表决器，4人或超过人或超过4人投赞成票人投赞成票(取值为取值为1)，则表决通过，则表决通过(pass=1)，否则为，否则为0。4.4.写出下图所示电路的写出下图所示电路的VerilogVerilog结构描述程序。（结构描述程序。（5 5分）分）4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答：答：module F_adder(A,B,Cin,Sum,Cout);input A,B,Cin;output Sum,Cout;xor X1(S1,A,B),X2(Sum,S1,Cin);and A1(T1,A,Cin),A2(T2,B,Cin),A3(T3,A,B);
33、or O1(Cout,T1,T2,T3);endmodule5.5.下图所示为下图所示为4 4位移位寄存器电路，在位移位寄存器电路，在alwaysalways过程语句里，利过程语句里，利用阻塞或非阻塞赋值语句写出相对应的用阻塞或非阻塞赋值语句写出相对应的VerilogVerilog程序。（程序。（8 8分）分）4 4 课程自测样卷14 4 课程自测-数字系统设计样卷重置答：答：module shift_reg(IN,CLK,OUT);input IN,CLK;output OUT;reg FF1,FF2,FF3;always(posedge CLK)begin/下面的四条语句无先后次序之分下面
34、的四条语句无先后次序之分 FF1=IN;FF2=FF1;答案二答案二 FF3=FF2;OUT=FF3;end endmodule6.6.下面所列分别为构成一个下面所列分别为构成一个8 8位累加器的两个子模块的位累加器的两个子模块的Verilog Verilog 程序代码。由这两个子模块构成的程序代码。由这两个子模块构成的8 8累加器的原理图如下。请累加器的原理图如下。请参照此图，用调用模块的方式编写参照此图，用调用模块的方式编写Verilog Verilog 程序来实现此程序来实现此8 8位位累加器累加器(模块名为：模块名为：ACC)ACC)。（。（8 8分）分）4 4 课程自测样卷14 4
35、课程自测-数字系统设计样卷图图4 4 课程自测样卷14 4 课程自测-数字系统设计样卷end重置答：答：include add8.v include reg8.v module acc(accout,cout,accin,cin,clk,clr);output7:0 accout;output cout;input7:0 accin;input cin,clk,clr;wire7:0 sum;add8 A(sum,cout,accin,accout,cin);/调用调用add8子模块子模块 reg8 B(accout,sum,clk,clr);/调用调用reg8子模块子模块 endmodule
