1、1河北工程大学 信电学院数字电子技术数字电子技术2023-1-171第8章 半导体存储器和可编程逻辑器件2河北工程大学 信电学院数字电子技术数字电子技术2023-1-172一、概述一、概述 半导体存储器是一种能半导体存储器是一种能存储存储大量大量二值数字信息二值数字信息的大规的大规模集成电路，是现代数字系统特别是计算机中的重要组成模集成电路，是现代数字系统特别是计算机中的重要组成部分。部分。半导体存储器半导体存储器ROMROMEPROMEPROM快闪存储器快闪存储器PROMPROME E2 2PROMPROM固定固定ROMROM（又称掩膜又称掩膜ROMROM）可编程可编程ROMROMRAMRA
2、MSRAMSRAMDRAMDRAM按存取方式来分：按存取方式来分：3河北工程大学 信电学院数字电子技术数字电子技术2023-1-173按制造工艺来分：按制造工艺来分：半导体存储器半导体存储器双极型双极型MOSMOS型型对存储器的对存储器的操作操作通常分为两类：通常分为两类：写写即把信息存入存储器的过程。即把信息存入存储器的过程。读读即从存储器中取出信息的过程。即从存储器中取出信息的过程。两个重要技术指标：两个重要技术指标：存储容量存储容量存储器能存放二值信息的多少。单位是存储器能存放二值信息的多少。单位是位位或或比特比特（bitbit）。）。1K=21K=21010=1024=1024，1M=
3、21M=21010K=2K=22020。存储时间存储时间存储器读出（或写入）数据的时间。一般用存储器读出（或写入）数据的时间。一般用读（或写）周期来表示。读（或写）周期来表示。4河北工程大学 信电学院数字电子技术数字电子技术2023-1-174 读写存储器又称读写存储器又称随机存储器随机存储器。读写存储器的特点是：在工作过程中，既可从存储器的任意读写存储器的特点是：在工作过程中，既可从存储器的任意单元读出信息，又可以把外界信息写入任意单元，因此它被称单元读出信息，又可以把外界信息写入任意单元，因此它被称为随机存储器，简称为随机存储器，简称 RAM。RAM 按功能可分为按功能可分为 静态、动态两
4、类；静态、动态两类；RAM 按所用器件又可分为双极型和按所用器件又可分为双极型和 MOS型两种。型两种。8.1 8.1 随机存取存储器随机存取存储器(RAM)(RAM)5河北工程大学 信电学院数字电子技术数字电子技术2023-1-1758.1.1 RAM的电路结构与工作原理的电路结构与工作原理1.RAM存储单元存储单元 六管静态存储单元六管静态存储单元（行选择线）（行选择线）（列选择线）（列选择线）存储存储单元单元位位线线B B位位线线B BX Xi iY Yi iT T5 5T T3 3T T1 1T T6 6T T4 4T T2 2V VDDDDV VGGGGD DD DT T7 7T T
5、8 8（数据线（数据线I/OI/O）（数据线（数据线I/OI/O）6河北工程大学 信电学院数字电子技术数字电子技术2023-1-1761 1X Xi iY Yi iD DI ID Do oR R/W WG G1 1G G2 2G G3 3T T2 2T T1 1T T3 3T T4 4T T5 5C CR RV VCCCC（行选择线）（行选择线）（列选择线）（列选择线）（读写控制端）（读写控制端）写入写入刷新刷新控制控制电路电路存储存储单元单元“读读”位位线线“写写”位位线线（数据输入）（数据输入）（数据输出）（数据输出）三管动态存储单元三管动态存储单元7河北工程大学 信电学院数字电子技术数字
6、电子技术2023-1-1772、RAM 的结构的结构存储矩阵存储矩阵读读/写写控制器控制器地地址址译译码码器器地地址址码码输输入入片选片选读读/写写控制控制输入输入/输出输出CS R /W I /O 8河北工程大学 信电学院数字电子技术数字电子技术2023-1-178列地址译码器列地址译码器行地址译码器行地址译码器A A4 4A A3 3A A2 2A A1 1A A0 0A A5 5A A6 6A A7 7X X0 0X X1 1X X3131Y Y0 0Y Y1 1Y Y7 7256(256(字字)4(4(位位)RAM)RAM存储矩阵存储矩阵字单元字单元2562564=1024=24=10
7、24=210 10=1K=1K个基本存个基本存储单元储单元8 8列列3232行行基本单元基本单元（1 1）存储矩阵存储矩阵 9河北工程大学 信电学院数字电子技术数字电子技术2023-1-179（2 2）地址译码地址译码一元地址译码一元地址译码D3D2D1D0W0W1W256译译码码器器0 0 1 11 0 1 00 1 1 1A0A1A710.0W11 0 1 0缺点缺点:n 位地址输入的位地址输入的译码器译码器,需要需要 2n 条条输出线。输出线。1 0 1 0二元地址译码二元地址译码Y0Y1 Y15A0A1A2A3X0X1X15行行译译码码器器A4 A5 A6 A7列译码器列译码器Dout
8、 8 位地址输入的位地址输入的地址译码器地址译码器,只有只有 32条输出线。条输出线。10河北工程大学 信电学院数字电子技术数字电子技术2023-1-171025(32)根行选择线根行选择线10 根地址线根地址线 2n(1024)个地址个地址25(32)根列选择线根列选择线1024 个字排列成个字排列成 32 32 矩阵矩阵当当 X0 =1，Y0 =1时，时，对对 0-0 单元单元读读(写写)当当X31 =1，Y31=1时，时，对对 31-31 单元单元读读(写写)例例 1024 1 存储器矩阵存储器矩阵11河北工程大学 信电学院数字电子技术数字电子技术2023-1-1711（3）输入输出控制
9、电路）输入输出控制电路在在CS=0时：时：当当R/W=0时时G1和和G2打开，打开，G3处于高阻状态，写入处于高阻状态，写入数据；当数据；当R/W=1时时G3打开，打开，G1和和G2处于高阻状态，读出数据。处于高阻状态，读出数据。在在CS=1时：时：G1、G2和和 G3处于高阻状态，不工作。处于高阻状态，不工作。&I/ODDR/WCS1G2G3G4G5G12河北工程大学 信电学院数字电子技术数字电子技术2023-1-1712CSADD(地址地址)I I/O O输出数据输出数据读出单元的地址读出单元的地址tRCtACStAA3.RAM3.RAM的操作与定时的操作与定时 读操作过程及时序图读操作过
10、程及时序图欲读取单元的地址加到存储器的地址输入端；欲读取单元的地址加到存储器的地址输入端；加入有效的片选信号加入有效的片选信号CS；让片选信号让片选信号CS无效，无效，I/O端呈高阻状态，本次读出结束。端呈高阻状态，本次读出结束。在在R/W线上加高电平，经过一段延时后，所选择单元的内容出现在线上加高电平，经过一段延时后，所选择单元的内容出现在I/O端；端；地址存取时间地址存取时间读周期读周期片选最小时间片选最小时间13河北工程大学 信电学院数字电子技术数字电子技术2023-1-1713写入单元的地址写入单元的地址写入数据写入数据CSADDI/OtWCtWPtWRtAStDWtDHR/W写操作过
11、程及时序图写操作过程及时序图欲读取单元的地址加到存储器的地址输入端；欲读取单元的地址加到存储器的地址输入端；加入有效的片选信号加入有效的片选信号CS；在在R/W线上加低电平，进入写工作状态；线上加低电平，进入写工作状态；让片选信号让片选信号CS无效，无效，I/O端呈高阻状态，本次写入结束。端呈高阻状态，本次写入结束。将待写入的数据将待写入的数据加到加到I/O端；端；14河北工程大学 信电学院数字电子技术数字电子技术2023-1-17148.1.2 RAM 容量的扩展容量的扩展(一一)位扩展位扩展地址线、读地址线、读/写控制线、片选线写控制线、片选线并联并联输入输入/输出输出线分开使用线分开使用
12、如：用如：用 8 片片 1024 1 位位 RAM 扩展为扩展为 1024 8 位位 RAMI/O(0)A0A1 A9R/WCSI/O(1)A0A1A9 R/WCSI/O(7)A0A1A9 R/WCSA0A1.A9CSR/WI0I1I7D0 D7O0O1O7D0 D715河北工程大学 信电学院数字电子技术数字电子技术2023-1-1715 (二二)字扩展字扩展16河北工程大学 信电学院数字电子技术数字电子技术2023-1-17168.2 只读存储器只读存储器（ROM）分类分类掩模掩模 ROM可编程可编程 ROM（PROM Programmable ROM）可擦除可编程可擦除可编程 ROM（EP
13、ROM Erasable PROM）说明说明:掩模掩模 ROMPROM生产过程中在掩模板控制下写入，内容固定，生产过程中在掩模板控制下写入，内容固定，不能更改不能更改内容可由用户编好后写入，一经写入不能更改内容可由用户编好后写入，一经写入不能更改紫外光擦除（约二十分钟）紫外光擦除（约二十分钟）EPROM存储数据可以更改，但改写麻烦，工作时只读存储数据可以更改，但改写麻烦，工作时只读EEPROM 或或 E2PROM电擦除（几十毫秒）电擦除（几十毫秒）Flash Memory(快速存储器快速存储器)17河北工程大学 信电学院数字电子技术数字电子技术2023-1-17171.基本结构基本结构一、一、
14、ROM 的结构示意图的结构示意图地址输入地址输入数据输出数据输出01 AAn n 位地址位地址01 DDb b b 位数据位数据A0A1An-1D0D1Db-1D0D1Db-1A0A1An-12nb ROM最最高高位位最最低低位位18河北工程大学 信电学院数字电子技术数字电子技术2023-1-17182.内部结构示意图内部结构示意图存储单元存储单元数据输出数据输出字字线线位线位线地址译码器地址译码器ROM 存储容量存储容量=字线数字线数 位线数位线数=2n b（位）位）地地址址输输入入0单元单元1单元单元i 单元单元2n-1单元单元D0D1Db-1A0A1An-1W0W1WiW2n-119河北
15、工程大学 信电学院数字电子技术数字电子技术2023-1-17193.逻辑结构示意图逻辑结构示意图(1)中大规模集成电路中门电路的简化画法中大规模集成电路中门电路的简化画法连上且为硬连接，不能通过编程改变连上且为硬连接，不能通过编程改变编程连接，可以通过编程将其断开编程连接，可以通过编程将其断开断开断开DBAY A BDCABDY&CBAY ABCY1与门与门或门或门 20河北工程大学 信电学院数字电子技术数字电子技术2023-1-1720AY=AY=AAZ=AY=AAYA1A1YA1YZ缓冲器缓冲器同相输出同相输出反相输出反相输出互补输出互补输出21河北工程大学 信电学院数字电子技术数字电子技
16、术2023-1-1721(2)逻辑结构示意图逻辑结构示意图m0A0A1An-1m1mim2n-1译译码码器器Z0(D0)或门或门Z1(D1)或门或门Zb-1(Db-1)或门或门2n个与门构成个与门构成 n 位位二进制译码器二进制译码器,输输出出2n 个最小项。个最小项。01210DmmmZni 1101DmmmZi .112101b-ib-DmmmmZn n个个输输入入变变量量b 个输出函数个输出函数或门阵列或门阵列与门阵列与门阵列22河北工程大学 信电学院数字电子技术数字电子技术2023-1-1722W0(m0)W2(m2)D 0=W0+W2=m0+m2二、二、ROM 的基本工作原理的基本工
17、作原理1.电路组成电路组成二极管或门二极管或门二极管与门二极管与门W0(m0)+VCC1A0A1A111A01VccEND3END2END1END0D3 D2 D1 D0 W0(m0)W1(m1)W2(m2)W3(m3)与与门门阵阵列列(译码器译码器)或或门门阵阵列列(编码器编码器)位位线线字线字线输出输出缓冲缓冲EN23河北工程大学 信电学院数字电子技术数字电子技术2023-1-17232.工作原理工作原理输出信号的逻辑表达式输出信号的逻辑表达式0100AAmW 0111AAmW 0122AAmW 0133AAmW 0010120200 AAAAAmmWWD 013211 AAWWWD 10
18、3202AAWWWD 0313AWWD 1A111A01VccEND3END2END1END0D3 D2 D1 D0 W0(m0)W1(m1)W2(m2)W3(m3)与与门门阵阵列列(译码器译码器)或或门门阵阵列列(编码器编码器)位位线线输出输出缓冲缓冲EN字线字线字字线：线：位线：位线：24河北工程大学 信电学院数字电子技术数字电子技术2023-1-1724输出信号的真值表输出信号的真值表0 00 11 01 10 1 0 1A1 A0D3 D2 D1 D01 0 1 00 1 1 11 1 1 03.功能说明功能说明(1)存储器存储器(2)函数发生器函数发生器地址地址存储存储数据数据输入变
19、量输入变量01 AA输出函数输出函数0123 DDDD(3)译码编码译码编码字线字线编码编码0W0 1 0 11 0 1 00 1 1 11 1 1 0A1 A00 00 11 01 1输入输入变量变量输出输出函数函数1W2W3W25河北工程大学 信电学院数字电子技术数字电子技术2023-1-1725三、三、ROM 应用举例及容量扩展应用举例及容量扩展1、ROM 应用举例应用举例用用 ROM 实现实现以下逻辑函数以下逻辑函数例例 3.6.2Y1=m(2,3,4,5,8,9,14,15）Y2=m(6,7,10,11,14,15）Y3=m(0,3,6,9,12,15）Y4=m(7,11,13,14
20、,15）A1B1C1D1m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15Y2Y3Y4Y1译码器译码器编码器编码器26河北工程大学 信电学院数字电子技术数字电子技术2023-1-17262、ROM 容量扩展容量扩展（1）存储容量存储容量存储器存储数据的能力，为存储器含存储单存储器存储数据的能力，为存储器含存储单元的总位数。元的总位数。存储容量存储容量 =字数字数 位数位数字字 word位位 bit1k 1:1024 个字个字 每个字每个字 1 位位 存储容量存储容量 1 k1k 4:1024 个字个字 每个字每个字 4 位位 存储容量存储容量 4 k256 8:256
21、 个字个字 每个字每个字 8 位位 存储容量存储容量 2 k64 k 16:64 k 个字个字 每个字每个字 16 位位 存储容量存储容量 1024k（1M）（2）存储容量与地址位数的关系存储容量与地址位数的关系存储容量存储容量 256 48 位地址位地址256=284 位数据输出位数据输出存储容量存储容量 8k 88k=8 210=21313 位地址位地址8 位数据输出位数据输出27河北工程大学 信电学院数字电子技术数字电子技术2023-1-1727（3）常用常用 EPROM2764：27128：A0 A128k 8 (64k)13 位地址输入：位地址输入：8 位数据输出：位数据输出：O0
22、O7输出使能端输出使能端OE1 输出呈高阻输出呈高阻0 使能使能片选端片选端CSROM 工作工作（任意）任意）ROM 不工作输出呈高阻不工作输出呈高阻OE16k 8 (128k)16k=16 210=21427256：32k 8 (256k)32k=32 210=2152764VPPPGMA0A1A2A3A4A5A6A7A8A9A10A11A12CSOEO0O1O2O3O4O5O6O7VCCVIH(PGM)CSOE地地址址输输出出01其他常用的其他常用的 EPROM 28河北工程大学 信电学院数字电子技术数字电子技术2023-1-1728（4）ROM 容量的扩展容量的扩展地地址址总总线线8位数
23、据总线位数据总线16位数据总线位数据总线D(70)D(158)8 位位 16 位位地址线合并（共用）地址线合并（共用）输出使能端、片选端合并（共用）输出使能端、片选端合并（共用）数据输出端分为高数据输出端分为高 8 位和低位和低 8 位位方法方法(a)字长的扩展（位扩展）：字长的扩展（位扩展）：27256A0A14O7O0CSOE27256A0A14O7O0CSOECSOE29河北工程大学 信电学院数字电子技术数字电子技术2023-1-1729(b)字线的扩展（地址码的扩展字线的扩展（地址码的扩展 字扩展字扩展）两片两片 4 4 8 4：四片四片 32 k 8 4 32 k 8：15 位地址输
24、入位地址输入140 AA增加两位地址增加两位地址1615 AA经过经过 2 线线-4 线译码控制四个芯片的线译码控制四个芯片的CSROM44位位OECSA1 A0 D1 D0 D2 D3 ROM44位位OECSA1 A0 D1 D2 D3 D0 2A1增加一位地址增加一位地址 A2（P283）30河北工程大学 信电学院数字电子技术数字电子技术2023-1-1730 PLD：它的逻辑功能由用户通过对器件编程来设定。它的逻辑功能由用户通过对器件编程来设定。数字集成电路数字集成电路标准标准IC微处理器微处理器MPU专用集成电路专用集成电路ASIC（80年代）年代）PLDPROM和和EPROM可编程逻
25、辑阵列可编程逻辑阵列PLA可编程阵列逻辑可编程阵列逻辑PAL通用阵列逻辑通用阵列逻辑GALASICFPGA(现场可编程门阵列现场可编程门阵列)31河北工程大学 信电学院数字电子技术数字电子技术2023-1-1731A AA AA A8.3 8.3 可编程逻辑器件（可编程逻辑器件（PLDPLD）8.3.1 PLD8.3.1 PLD的电路表示法的电路表示法互补输入缓冲器互补输入缓冲器三态输出缓冲器三态输出缓冲器硬线连接单元硬线连接单元被编程连接单元被编程连接单元被编程删除单元被编程删除单元1.PLD1.PLD的基本结构和连接方式的基本结构和连接方式 与阵列与阵列或阵列或阵列32河北工程大学 信电学
26、院数字电子技术数字电子技术2023-1-17322.基本门电路的基本门电路的PLD表示法表示法 与门的与门的PLD表示法表示法或门的或门的PLD表示法表示法与门的默认状态为连接状态，在下图中，与门的输出为与门的默认状态为连接状态，在下图中，与门的输出为0。33河北工程大学 信电学院数字电子技术数字电子技术2023-1-17333.PROM电路的电路的PLD表示法表示法 PROM实质上是可编程逻辑器件，相当于包含一个固定的与门实质上是可编程逻辑器件，相当于包含一个固定的与门阵列（就是全译码的地址译码器阵列（就是全译码的地址译码器n线线-n2线译码器）和一个可编程或线译码器）和一个可编程或门阵列。
27、其中地址译码器的地址端作为输入端，数据输出端作为逻辑门阵列。其中地址译码器的地址端作为输入端，数据输出端作为逻辑输出端。输出端。与阵列与阵列或阵列或阵列A0A1L0 L1L0 L12位地址线位地址线4位数据线位数据线PROM的的PLD表示法表示法34河北工程大学 信电学院数字电子技术数字电子技术2023-1-1734A0A1A2A3D0D1D2D34 4位地址线位地址线4 4位数据线位数据线PROMPROM的的PLDPLD表示法表示法35河北工程大学 信电学院数字电子技术数字电子技术2023-1-1735A0A1A2A3O0O1O2O38.3.2 可编程阵列逻辑器件（可编程阵列逻辑器件（PAL
28、）简介简介1.PAL的基本结构的基本结构 编程前的内部结构编程前的内部结构固定的或阵固定的或阵列列采用熔丝编采用熔丝编程的与阵列程的与阵列36河北工程大学 信电学院数字电子技术数字电子技术2023-1-1736A0A1A2A3O0O1O2O3编程后的内部结构编程后的内部结构BCACCBAL 0CBCBACBALA 1BABAL 2CABAL 3ABCL2L1L0L337河北工程大学 信电学院数字电子技术数字电子技术2023-1-173712345678919181716151413121103478111215161920232427312803478111215161920232427312
29、82.PAL16L8（具有（具有20个引脚，个引脚，20号电源端和号电源端和10号接地端未画出）号接地端未画出）38河北工程大学 信电学院数字电子技术数字电子技术2023-1-17388.3.2 可编程通用阵列逻辑器件（可编程通用阵列逻辑器件（GAL）1.GAL的基本结构的基本结构 GAL是在是在PAL的基础上发展起来的新一代增强型器件，它直接继承的基础上发展起来的新一代增强型器件，它直接继承了了PAL的与或阵列结构，并增加了灵活的输出逻辑宏单元的与或阵列结构，并增加了灵活的输出逻辑宏单元OLMC来增强输来增强输出功能，同时采用电子标签和宏单元结构字等新技术和出功能，同时采用电子标签和宏单元结
30、构字等新技术和E2CMOS新工艺，新工艺，使其具有可擦除、可重新编程和可重新配置结构等功能。使其具有可擦除、可重新编程和可重新配置结构等功能。GAL的与或阵列结构分为两类：的与或阵列结构分为两类：与门阵列可编程，或门阵列固定连接（与门阵列可编程，或门阵列固定连接（PAL型）。例：型）。例：GAL16V8 GAL16V8是是20脚器件，最多具有脚器件，最多具有16个输入端，个输入端，8个输出端。（结个输出端。（结构图中未画出构图中未画出10接地端和接地端和20电源端）电源端）与门阵列可编程，或门阵列可编程（与门阵列可编程，或门阵列可编程（PLA型）。例：型）。例：GAL39V18 GAL39V1
31、8是是20脚器件，最多具有脚器件，最多具有39个输入端，个输入端，18个输出端。个输出端。39河北工程大学 信电学院数字电子技术数字电子技术2023-1-1739123456789191817161514131211OLMC(19)OLMC(18)OLMC(17)OLMC(16)OLMC(15)OLMC(14)OLMC(13)OLMC(12)GAL16V8的逻辑结构图的逻辑结构图40河北工程大学 信电学院数字电子技术数字电子技术2023-1-1740输出逻辑宏单元输出逻辑宏单元OLMCOLMC的逻辑结构主要由的逻辑结构主要由4 4个部分组成个部分组成：2.输出逻辑宏单元输出逻辑宏单元OLMC
32、或门阵列：是一个或门阵列：是一个8输入或门阵列，构成了输入或门阵列，构成了GAL的或门阵列。的或门阵列。异或门：用于控制输出信号的极性，通过对结构控制字（存储在存储单异或门：用于控制输出信号的极性，通过对结构控制字（存储在存储单元中）中的控制位元中）中的控制位XOR（n）编程来改变或门阵列输出的极性。编程来改变或门阵列输出的极性。正边沿触发的正边沿触发的D触发器：锁存或门的输出状态触发器：锁存或门的输出状态GAL 适用于时序逻辑电路。适用于时序逻辑电路。4个数据多路开关（数据选择器个数据多路开关（数据选择器MUX）：）：乘积项数据选择器乘积项数据选择器PTMUX：用于控制来自与阵列的第一乘积项
33、。当结用于控制来自与阵列的第一乘积项。当结构控制字中的控制位构控制字中的控制位CO0和和CO1（n）的关系为的关系为CO0CO1（n）=1时，第一时，第一乘积项作为一个输入项。乘积项作为一个输入项。三态数据选择器三态数据选择器TSMUX：用于选择输出三态缓冲器的选通信号。用于选择输出三态缓冲器的选通信号。反馈数据选择器反馈数据选择器FMUX：用于选择反馈信号的来源。用于选择反馈信号的来源。输出数据选择器输出数据选择器OMUX：用于控制输出信号是否锁存。用于控制输出信号是否锁存。41河北工程大学 信电学院数字电子技术数字电子技术2023-1-1741输出逻辑宏单元输出逻辑宏单元 OLMCOECK
34、I/O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCKOEXOR(n)接邻近单元接邻近单元输出输出I/O(m)VCCAC0AC1(n)AC1(m)接接与与阵列阵列0 1两个两个2选选1数据选择器数据选择器两两个个4选选1数数据据选选择择器器乘积项数乘积项数据选择器据选择器输出数据输出数据选择器选择器0组合输出组合输出1寄存器输出寄存器输出三态数据三态数据选择器选择器反馈数据反馈数据选择器选择器反馈反馈42河北工程大学 信电学院数字电子技术数字电子技术2023-1-1742FMUX的输出与三个结构控制字的关系的输出与三个结构控制字的关
35、系OEI/O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)CKOEXOR(n)接邻近单元接邻近单元输出输出I/O(m)AC0AC1(n)AC1(m)AC0 AC1(n)AC1(m)FMUX的的选择选择 1 0 1 1 0 1 0 0 D 触发器的触发器的 Q本单元输出本单元输出 I/O(n)邻近单元输出邻近单元输出 I/O(m)地地 43河北工程大学 信电学院数字电子技术数字电子技术2023-1-1743AC0AC1（n）控制电平控制电平功能功能001用户自定义用户自定义011101110三态输出使能控制三态输出使能控制AC0AC1（n）输出功能输出功能00使
36、能使能01高阻高阻10由由OE确定确定11由设计者编程确定由设计者编程确定PTMUX功能表功能表TSMUX功能表功能表44河北工程大学 信电学院数字电子技术数字电子技术2023-1-1744AC0AC1（n）AC1（m）功能功能00无反馈无反馈01邻近邻近OLMC输出作输入输出作输入10本部寄存器输出反馈本部寄存器输出反馈11本级本级OLMC输出反馈输出反馈AC0AC1（n）功能功能00组合型输出组合型输出01组合型输出组合型输出10寄存器型输出寄存器型输出11组合型输出组合型输出FMUX功能表功能表OMUX功能表功能表45河北工程大学 信电学院数字电子技术数字电子技术2023-1-1745O
37、LMC 的输出组态的输出组态SYN AC0 AC1(n)功功 能能 注注 0 1 0寄存器输出寄存器输出纯纯时序输出时序输出 0 1 1组合与寄存组合与寄存器输出器输出本宏单元为组合输出，一本宏单元为组合输出，一个以上宏单元寄存器输出个以上宏单元寄存器输出 1 0 0纯组合输出纯组合输出无无内部反馈和使能控制内部反馈和使能控制 1 0 1纯输入方式纯输入方式输入为输入为I/O(m)三态门三态门禁止禁止 1 1 1组合输出组合输出组合组合I/O 输出输出,乘积项乘积项P1控控制输出使能制输出使能46河北工程大学 信电学院数字电子技术数字电子技术2023-1-17463.结构控制字结构控制字乘积项
38、禁止位乘积项禁止位32位位XOR(n)4位位AC01位位AC1(n)8位位SYN1位位XOR(n)4位位乘积项禁止位乘积项禁止位32位位82位位PT63PT32PT31PT012 13141516 1718191219结构控制字各位功能结构控制字各位功能:同步位同步位SYN：用以确定器件具有组合型输出能力还是寄存器型输出能用以确定器件具有组合型输出能力还是寄存器型输出能力。当力。当SYN=1时，具有组合型输出能力；当时，具有组合型输出能力；当SYN=0时，具有寄存器型输时，具有寄存器型输出能力。出能力。结构控制位结构控制位AC0：对于对于8个个OLMC是公共的，与各是公共的，与各 AC1(n)
39、配合控制各配合控制各个多路开关。个多路开关。结构控制位结构控制位AC1(n)：每个每个OLMC都有单独的都有单独的AC1(n)。极性控制位极性控制位XOR(n)：共：共8位，通过各自的异或门来控制其输出极性。位，通过各自的异或门来控制其输出极性。乘积项（乘积项（PT）禁止位：共禁止位：共64位，分别控制各乘积项。位，分别控制各乘积项。47河北工程大学 信电学院数字电子技术数字电子技术2023-1-1747几种常见的几种常见的GAL器件器件型型 号号与与阵列规模阵列规模(乘积项乘积项 输入项输入项)OLMC最大输出数最大输出数特特 点点GAL16V864 328普通型普通型GAL20V864 4
40、08普通型普通型isp GAL16Z864 328可擦写万次可擦写万次GAL39V1864 7810与、或阵列与、或阵列均可编程均可编程48河北工程大学 信电学院数字电子技术数字电子技术2023-1-1748例：试用例：试用PROMPROM实现实现4 4位二进制码到位二进制码到GrayGray码的转换。码的转换。转换真值表转换真值表与阵列与阵列或阵列或阵列A2A1A0A3D2D1D0D349河北工程大学 信电学院数字电子技术数字电子技术2023-1-1749三、可编程阵列逻辑三、可编程阵列逻辑PAL PAL A2A1A0D0D1D2或阵列或阵列（固定）（固定）与阵列与阵列（可编程）（可编程）实现实现组合组合逻辑函数：逻辑函数：将函数化简为将函数化简为最简与最简与或式或式，将对应的与项，将对应的与项相或输出即可。相或输出即可。只能一次性编程。只能一次性编程。1.PAL1.PAL的应用的应用50河北工程大学 信电学院数字电子技术数字电子技术2023-1-1750例：试用例：试用PALPAL实现下列逻辑函数。实现下列逻辑函数。),(),(),(),(654321643221mCBAYmCBAYACCBBAYCABAY 21解：化简得最简与或式：解：化简得最简与或式：与阵列与阵列或阵列或阵列ABCY1 1Y2 2
