1、第六章 时序逻辑电路 第六章第六章 时序逻辑电路时序逻辑电路 6.1 时序电路的分析时序电路的分析 6.2 同步时序电路的设计同步时序电路的设计6.3 计数器计数器 6.4 寄存器与移位寄存器寄存器与移位寄存器 6.5 序列信号发生器序列信号发生器 第六章 时序逻辑电路 6.1 时序电路的分析时序电路的分析 时序电路的分析步骤一般有如下几步。1.看清电路 2.写出方程 3.列出状态真值表 4.作出状态转换图 5.功能描述 第六章 时序逻辑电路 6.1.1 同步时序电路分析举例同步时序电路分析举例 例例 1 时序电路如图 6-1 所示，试分析其功能，并画出x序列为1010 1100 的时序图，设
2、起始态Q2Q1=00。解解 该电路中，时钟脉冲接到每个触发器的时钟输入端，故为同步时序电路。(1)写出方程。激励方程如下：_1_21_221_21,nnnnQxKQxJQxKQxJ第六章 时序逻辑电路 图 6 1 例 1 图 1JC1Q1Q11K1JC1Q21K1Q2CPxz第六章 时序逻辑电路 次态方程。将上述激励函数代入触发器的特性方程中，即得每一触发器的次态方程。nnnnnnnQxQQQxQKQJQ1_2_1_21_1_1111nnnnnnnQxQQQxQKQJQ2_1_21_2_2_2212 输出方程为 nQz2第六章 时序逻辑电路(2)列出状态真值表。表表 6 1 例例 1 状态真值
3、表状态真值表 x z0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 01 1 00 0 11 1 10 1 00 1 01 0 11 0 1nQ2nQ112nQ11nQ第六章 时序逻辑电路(3)画出状态迁移图。图 6 2 例 1 状态迁移图 000111100/01/01/00/10/01/10/11/1Q1Q2x/z第六章 时序逻辑电路(4)画出给定输入x序列的时序图。第六章 时序逻辑电路 根据上述时序关系作出时序图，如图 6-3 所示。图 6 3 例 1 时序波形图 CPxQ1Q2z第六章 时序逻辑电路 例例 2 时序电路如图 6-4 所示，分析其功
4、能。图 6 4 例 2 图 1JC1Q11KQ2CP“1”Q11JC11K1JC11KQ3Q3C“1”Q2第六章 时序逻辑电路 解解 该电路为同步时序电路。从电路图得到每一级的激励方程如下：nnnnnnnnnnnnnnnnnnQCQQQQQQQQQQQQKQQJQKQJKQJ3_321132_1_2112_1_311321312121_3111其次态方程为 第六章 时序逻辑电路 根据方程可得出状态迁移表，如表 6-2 所示，再由表得状态迁移图，如图 6-5 所示。表 6 2 例 2 状态表 C0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 1 00 1
5、0 00 1 1 01 0 0 00 0 0 10 1 0 00 1 0 00 0 0 0nQ3nQ113nQ12nQnQ211nQ第六章 时序逻辑电路 图 6 5 例 2 状态迁移图 100011000001010110111101/0/0/0/0/0/0/0/1第六章 时序逻辑电路 该电路的波形图如图 6-6 所示。图 6 6 例 2 波形图 CPQ1Q2Q3第六章 时序逻辑电路 例例 3 时序电路如图 6-7 所示，试分析其功能。图 6 7 例 3 图 1DQ1Q2CPQ2Q12D3DQ3Q3C1C1C1第六章 时序逻辑电路 解解 该电路仍为同步时序电路。电路的激励方程为 nnnnnnn
6、nnQQQQQQQDQDQD213112_3112312_31;次态方程为 由此得出如表 6-3 所示的状态真值表和如图 6-8所示的状态图。第六章 时序逻辑电路 表表 6 3 例例 3 状态真值表状态真值表 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 00 0 01 0 10 0 11 1 00 1 01 1 10 1 1nQ2nQ111nQ12nQnQ313nQ第六章 时序逻辑电路 图 6 8 例 3 状态迁移图 001000011100111110101010第六章 时序逻辑电路 由状态迁移图可看出该电路为六进制计数器，又称为六分频电路，且无自
7、启动能力。所谓分频电路是将输入的高频信号变为低频信号输出的电路。六分频是指输出信号的频率为输入信号频率的六分之一，即 cpoff61所以有时又将计数器称为分频器。第六章 时序逻辑电路 其波形图如图 6-9 所示。图 6 9 例 3 波形图 CPQ1Q2Q3第六章 时序逻辑电路 6.1.2 异步时序电路分析举例异步时序电路分析举例 例例 4 异步时序电路如图 6-10 所示，试分析其功能。图 6 10 例 4 图 1JQ11KQ2CP“1”Q11J1K1J1KQ3Q3“1”Q2“1”第六章 时序逻辑电路 解解 由电路可知CP1=CP3=CP,CP2=Q1,因此该电路为异步时序电路。各触发器的激励
8、方程为 CPCPQQQQCPCPQQCPCPQQQKQQJKJKQJnnnnnnnnnnnn3_3211312_2121_1_3113213221_31111次态方程和时钟方程为 第六章 时序逻辑电路 由于各触发器仅在其时钟脉冲的下降沿动作，其余时刻均处于保持状态，故在列电路的状态真值表时必须注意。(1)当现态为000时，代入Q1和Q3的次态方程中，可知在CP作用下Qn+1=1,，由于此时CP2=Q1,Q1由 01 产生一个上升沿，用符号表示，故Q2处于保持状态，即 。其次态为 001。013nQ0212nnQQ第六章 时序逻辑电路 (2)当现态为 001 时，此时Q1由 10 产生一个下降沿
9、，用符号表示，且 故Q2将由 01，其次态为 010。依此类推，得其状态真值表如表 6-4所示。根据状态真值表可画出状态迁移图如图 6-11 所示，由此可看出该电路是异步五进制递增计数器，且具有自启动能力。0,01311nnQQ_212nnQQ第六章 时序逻辑电路 表表 6 4 例例 4 状态真值表状态真值表 第六章 时序逻辑电路 图 6 11 例 4 状态迁移图 000001010101111100011110第六章 时序逻辑电路 6.2 同步时序电路的设计同步时序电路的设计 例例 5 设计一个串行数据检测器，该电路具有一个输入端x和一个输出端z。输入为一连串随机信号，当出现“1111”序列
10、时，检测器输出信号z=1，对其它任何输入序列，输出皆为 0。解解 (1)建立原始状态图。起始状态S#-0，表示没接收到待检测的序列信号。当输入信号x=0 时，次态仍为S0，输出z为 0；如输入 x=1，表示已接收到第一个“1”，其次态应为 S1，输出为0。第六章 时序逻辑电路 状态为S1，当输入x=0 时，返回状态S0，输出为 0；当输入x=1 时，表示已接收到第二个“1”，其次态应为S2，输出为 0。状态为S2，当输入x=0 时，返回状态S0，输出为 0；当输入x=1 时，表示已连续接收到第三个“1”，其次态应为S3，输出为 0。第六章 时序逻辑电路 状态为S3，当输入x=0 时，返回状态S
11、0，输出为 0；当输入x=1 时，表示已连续接收到第四个“1”，其次态为 S4，输出为“1”。状态为S4，当输入x=0时，返回状态S0，输出为 0；当输入x=1 时，则上述过程的后三个“1”与本次的“1”，仍为连续的四个“1”，故次态仍为S4，输出为“1”。第六章 时序逻辑电路 图 6 12 例 5 原始状态图 S0S1S2S3S41/01/01/01/10/00/00/00/00/01/1第六章 时序逻辑电路 表表 6 5 例例 5 状态表状态表 第六章 时序逻辑电路 (2)状态化简。在做原始状态图时，为确保功能的正确性，遵循“宁多勿漏”的原则。因此，所得的原始状态图或状态表可能包含有多余的
12、状态，使状态数增加，将导致下列结果：系统所需触发器级数增多；触发器的激励电路变得复杂；故障增多。因此，状态化简后减少了状态数对降低系统成本和电路的复杂性及提高可靠性均有好处。第六章 时序逻辑电路 (3)状态分配。状态分配是指将化简后的状态表中的各个状态用二进制代码来表示，因此，状态分配有时又称为状态编码。电路的状态通常是用触发器的状态来表示的。由于22=4，故该电路应选用两级触发器Q2和Q1，它有 4 种状态：“00”、“01”、“10”、“11”，因此对S0、S1、S2、S3 的状态分配方式有多种。对该例状态分配如下：S000 S110S201 S3 11 第六章 时序逻辑电路 则状态分配后
13、的状态表如表 6-6 所示。表 6 6 例 5 状态分配后的状态表 第六章 时序逻辑电路(4)确定激励方程和输出方程。图 6 13 例 5 激励方程、输出方程的确定 000100111x1Q2Qn000111100(a)1n001000111x1Q2Qn000111100(b)1n000000101x1Q2Qn000111100(c)1n第六章 时序逻辑电路 在求每一级触发器的次态方程时，应与标准的特征方程一致，这样才能获得最佳激励函数。如JK触发器标准特征方程为 nnnQKQJQ_1则求 时应得 12nQnnQQaQn2_221两式相比得,J_K第六章 时序逻辑电路 故 _1211_1211
14、_12221_212xKxQJxQQxQQxQKxJQxQQxQnnnnnnnnnn输出方程由卡诺图得 nnQxQz12第六章 时序逻辑电路(5)画出逻辑图。图 6 14 例 5 逻辑图 Q11KQ1C11J1KC11JQ2zxCP1&Q2&第六章 时序逻辑电路 例例 6 用JK触发器设计一个 8421BCD码加法计数器。解解 该题的题意中即明确有10个状态，且是按 8421BCD加法规律进行状态迁移，因为 231024，所以需要四级触发器，其状态迁移表如表 6-7 所示，由状态表做出每一级触发器的卡诺图。第六章 时序逻辑电路 表表 6 7 例例 6 状态迁移表状态迁移表 第六章 时序逻辑电路
15、 图 6 15 确定激励函数的次态卡诺图(a)(c)(d)00000010100001111000011110Q2nQ1nQ4nQ3n01010101000001111000011110Q2nQ1nQ4nQ3n10011001100001111000011110Q2nQ1nQ4nQ3n00101101000001111000011110Q2nQ1nQ4nQ3n(b)第六章 时序逻辑电路 由图 6-15(a)(d)可得 _1112_1_2_41123_21_3213_23_1_321134_1_432114nnnnnnnnnnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQ
16、QQQQQQQQQQQQQ第六章 时序逻辑电路 由此得各触发器的激励函数为 11112_412213213143214KJQKQQJQQKQQJQKQQQJnnnnnnnnnnn第六章 时序逻辑电路 由激励方程得逻辑图,如图 6-16 所示。图 6 16 8421BCD码加法计数器逻辑图 1JC11KCP“1”RdQ11JC11KRd1JC11KRd1JC11KRd复位&Q3Q2Q4zQ1Q2Q3Q4第六章 时序逻辑电路 表表 6 8 检查自启动问题检查自启动问题 第六章 时序逻辑电路 图 6 17 检查自启动能力 100100001000000101110010010101001111111
17、0101110101100110101100011第六章 时序逻辑电路 例例 7 用JK触发器设计模 6 计数器。由于22616，所以必须用两片级联而成。运用反馈预置法可得电路如图 6-37所示。QAQBQCQDOCP174LS161NTCPCrLDABCD1QAQBQCQDOCP74LS161TCPCrLDABCD11图 6 37 用 74LS161 组成二十四进制计数器 第六章 时序逻辑电路 3.十进制可逆集成计数器十进制可逆集成计数器74LS192 QDQCQBQACPDCBA74LS192CrLDOCOBCP(MSB)图 6 38 74LS192符号 第六章 时序逻辑电路 表表 6 1
18、8 74LS192功能表功能表 第六章 时序逻辑电路 十进制可逆集成器74LS192具有以下特点特点：(1)该器件为双时钟工作方式，CP#-+是加计数时钟输入，CP+是减计数时钟输入，均为上升沿触发，采用8421BCD码计数。(2)Cr为异步清 0 端，高电平有效。(3)LD为异步预置控制端，低电平有效，当Cr=0,LD=0 时预置输入端D、C、B、A的数据送至输出端，即QDQCQBQA=DCBA。(4)进位输出和借位输出是分开的。O是进位输出，加法计数时，进入1001状态后有负脉冲输出。OB为借位输出，减法计数时，进入0000 状态后有负脉冲输出。第六章 时序逻辑电路 4.二进制可逆集成计数
19、器二进制可逆集成计数器74LS169 74LS169 是同步、可预置四位二进制可逆计数器，其传统逻辑符号如图6-39 所示，功能表如表 6-19 所示。QDQCQBQAD CBA74LS169CPLDOC(MSB)PTU/D图 6=39 74LS169逻辑符号 第六章 时序逻辑电路 表表 6 19 74LS169功能表功能表 第六章 时序逻辑电路 74LS169 的特点如下：(1)该器件为加减控制型的可逆计数器。U/D=1时，进行加法计数；U/D=0 时进行减法计数。模为16，时钟上升沿触发。(2)LD为同步预置控制端，低电平有效。(3)没有清 0 端，因此清 0 靠预置来实现。(4)进位和借
20、位输出都从同一输出端OC输出。当加法计数进入 1111 后，OC端有负脉冲输出，当减法计数进入0000后，OC端有负脉冲输出。输出的负脉冲与时钟上升沿同步，宽度为一个时钟周期。(5)P、T 为 计 数 允 许 端，低 电 平 有 效。只 有 当LD=1,P=T=0 时，在CP作用下计数器才能正常工作，否则保持原状态不变。第六章 时序逻辑电路 例例 11 分别用74LS192 和74LS169实现模 6 加法计数器和模 6 减法计数器。解解 (1)用 74LS192 实现模 6 加、减计数器。由于 74LS192 为异步预置，最大计数值N=10，因此，加计数时预置值=N-M-1=10-6-1=3
21、，减计数时，预置值=M=6。其状态表分别如表6-20(a),(b)所示，逻辑图如图6-40(a)、(b)所示。第六章 时序逻辑电路 (2)用74LS169 实现模 6 加、减计数器。由74LS169 为同步置数，最大计数值N=16,因此，加计数时预置值=N-M=16-6=10=(1010)2，减计数时预置值=M-1=6-1=5=(0101)2。其状态表分别如表 6-20(c),(d)所示，逻辑图如图6-40(c),(d)所示。第六章 时序逻辑电路 表 6 20 例 11 状态表 第六章 时序逻辑电路 QDCPCP+CrQCQBQAOCOBABCDLDCP1(a)QDCPCP+CrQCQBQAO
22、COBABCDLDCP1(b)QDCPQCQBQAU/DOCABCDLDCP(c)10101QDCPQCQBQAU/DOCABCDLDCP(d)100174LS16974LS19274LS19274LS16911PTPT图 6 40 例 11 模 6 计数器 第六章 时序逻辑电路 6.4 寄存器与移位寄存器寄存器与移位寄存器 6.4.1 寄存器寄存器 1.锁存器锁存器 锁存器是由电平触发器完成的，N个电平触发器的时钟端连在一起，在CP作用下能接受N位二进制信息。第六章 时序逻辑电路 1DF1C11DC1CPQ2Q1D1Q2Q1D21DC1Q3Q3D31DC1Q4Q4D4F2F3F4图 6 41
23、 四位锁存器的逻辑图 第六章 时序逻辑电路 2.基本寄存器基本寄存器 通常所说的寄存器均为基本寄存器。图6-42是中规模集成四位寄存器 74LS175的逻辑图，其功能表如表6-21所示。1DC1QQ1DC1QQ1DC1QQ1DC1QQD0D1D2D3CPCPCrQ3Q2Q1Q0CrCrCr11图 6 42 74LS175 第六章 时序逻辑电路 表 6 21 功能表 第六章 时序逻辑电路 当时钟脉冲CP为上升沿时，数码D0D3可并行输入到寄存器中去，因此是单拍式。四位数码Q0Q3并行输出，故该寄存器又可称为并行输入、并行输出寄存器。Cr为0，则四位数码寄存器异步清零。CP为0，Cr为1，寄存器保
24、存数码不变。若要扩大寄存器位数，可将多片器件进行级联。有的寄存器是利用Rd,Sd端，而将输入激励端作为它用，图 6-43即是采用Rd,Sd寄存数据的电路。其中，图(a)是双拍式，图(b)是单拍式。第六章 时序逻辑电路 QARdSdQAQBRdSdQCRdSdQBABC复0接受指令QARdSdQAQBRdSdQCRdSdQBABC接受指令QCQC(a)(b)&图 6 43 利用Rd,Sd组成寄存器 第六章 时序逻辑电路 6.4.2 移位寄存器移位寄存器 移位寄存器的设计比较容易，因为它的状态要受移位功能的限制。如原态为 010，当它右移时，其次态只有两种可能，当移进1 时，则次态为 101；如移
25、进 0，则次态为001。不可能有其它的次态出现，否则就失去移位功能。以 3 位右移为例，输入信号用R表示。则状态迁移可用方程表示如下：nnnnRnQQQQSQ11201110第六章 时序逻辑电路 用D触发器组成时，由于Qn+1=D，故D0=SR，D1=Qn0,D2=Qn1，按此方程连接电路如图 6-44(a)所示。如用JK触发器实现，由于其特征方程为 ，故将移位方程作如下变化 nnnQKQJQ_1_121221_212_21012_010110_101_10011_000_00_010,)(,)(,)(nnnnnnnnnnnnnnnnnnnnnnRRnRnRnnRRnQKQJQQQQQQQQQ
26、QKQJQQQQQQQQQSKSJQSQSQQSSQ第六章 时序逻辑电路(a)1DC1CPQ0SRQ01DC1Q1Q11DC1Q2Q21JC1CPQ0SRQ01JC1Q1Q11JC1Q2Q21K1K1K1(b)图 6 44 三位右移寄存器(a)D触发器实现；(b)JK触发器实现如要组成左移 第六章 时序逻辑电路 _22_2121_101022110,LLmnmnLnnSKSJQKQJQKQJSDQDQD如要组成左移则 第六章 时序逻辑电路(a)(b)1DC1CPQ2SLQ21DC1Q1Q11DC1Q0Q01JC1CPQ2SLQ21JC1Q1Q11JC1Q0Q01K1K1K1图 6 45 三位左
27、移寄存器(a)D触发器实现；(b)JK触发器实现 第六章 时序逻辑电路 将左、右移三位寄存器结合在一起，加上控制信号X，就可组成双向移位寄存器，X=1左移，X=0右移。以D触发器为例，其激励函数为 RnnnnLSXXQDQXXQDQXXSD_120_211_2第六章 时序逻辑电路 1DC1CPQ0Q01DC1CPQ1Q11DC1CPQ2Q2SRCPx&图 6 46 三位双向移位寄存器 第六章 时序逻辑电路 6.4.3 集成移位寄存器功能分析及其应用集成移位寄存器功能分析及其应用 1.典型移位寄存器介绍典型移位寄存器介绍 74LS194 是一种典型的中规模集成移位寄存器。它是由 4 个RS触发器
28、和一些门电路所构成的 4 位双向移位寄存器。其逻辑图及符号图如图 6-47 所示，功能表如表 6-22 所示。第六章 时序逻辑电路 1&11SC11RR&11SC11RR&11SC1R&11SC1R1CrSRD0D1D2D3SL11S011S1CPQ3Q2Q1Q0F0F2G11R1RF1G2F3(a)(c)Q0SRCP1 /2C41(1)SRG4Q1Q2Q31,4D0RS1S0CrM303,4D3,4D3,4D3,4D2,4DDLD3D2D1D0(9)(10)(11)(2)(3)(4)(5)(6)(7)(15)(14)(13)(12)(b)Q0Q1Q2Q3D374LS194CrCPS0SLD2
29、D1D0SR(8)(9)(10)(15)(14)(13)(12)(1)(3)(5)(7)(2)(4)(6)S1图 6 47 74LS194四位双向通用移位寄存器(a)逻辑电路图；(b)惯用符号；(c)新标准符号 第六章 时序逻辑电路 表 6 22 74LS194功能表 第六章 时序逻辑电路 2.移位寄存器的应用移位寄存器的应用 (1)在数据传送体系转换中的应用。数字系统中的数据传送体系有两种，具体介绍如下：串行传送体系。每一节拍只传送一位信息，N位数据需N个节拍才能传送出去。并行传送体系。一个节拍同时传送N位数据。在数字系统中，两种传送系统均存在，如计算机主机对信息的处理和加工是并行传送数据的
30、，而信息的传播是串行传送数据的，因此存在两种数据传送体系的转换。第六章 时序逻辑电路 串行转换为并行。串行转换为并行。Q010110Q101100Q211000Q3100001011CPSR并行输出4CP3CP2CP1CP串行输入图 6 48 串行转换为并行示意图 第六章 时序逻辑电路 并行转换为串行。并行转换为串行。Q00001Q10010Q20101Q31011CPSR4CP3CP1011串行输出2CP1CP01011并行输入图 6 49 并行转换为串行示意图 第六章 时序逻辑电路 例例 12 用74LS194 组成七位串行输入转换为并行输出的电路。解解 转换电路如图 6-50 所示，其转
31、换过程的状态变化如表 6-23 所示。Q0Q1Q2Q3S1S0CrD0D1D2D3SRQ0Q1Q2Q3S1S0CrD0D1D2D3SRQ4Q3Q2Q111Q5Q6Q7Q8转换完成信号1串行输入d6 d0清0CP74LS194()74LS194()1并行输出CPCP图 6 50 七位串入并行输出转换电路 第六章 时序逻辑电路 表 6-23 七位串入并出状态表 第六章 时序逻辑电路 例例 13 用 74LS194组成七位并入转换为串出。解解 图 6-51 是转换电路，其转换过程的状态变化如表 6-24 所示。S1S0D0D1D2D3SRS1S0D0D1D2D3SRQ011Q4Q5Q6Q71CP74
32、LS194()74LS194()d3d2d1“1”d4d5d6d7Q1Q2Q3串行输出转换完成信号STCPCP&并行输入21图图 6 51 七位并入七位并入串出转换电路串出转换电路 第六章 时序逻辑电路 表表 6-24 七位并入七位并入串出状态表串出状态表 第六章 时序逻辑电路(2)组成移位型计数器。组合控制逻辑n 位移位寄存器Q0Q1Qn1QnFCP图 6 52 移位型计数器一般结构 第六章 时序逻辑电路 1000111000010000111101111101000111001100101001001101001010111001011000110010100111010111100101
33、01(a)(b)10011000100001010111101111010010011100图 6 53 移位寄存器的全状态图(a)三位移位寄存器全状态图；(b)四位移位寄存器全状态图 第六章 时序逻辑电路 例例14 设计模 10 移位型计数器。解解 模 10 计数器需 4 级触发器，所以从图 6-53 的四位移位寄存器全状态图上选循环周期为10的状态迁移序列。当然会有多种不同的选取组合，从中任选一种即可。我们选如下序列：08410131415731其余不用的状态可作为无关项处理，为了保证具有自启动能力，将其引入有效循环如图6-54所示。实现器件可以用触发器和门电路实现；也可选取中规模集成电路
34、实现。第六章 时序逻辑电路 图 6 54 例 14 状态迁移图 0000100001001010110100010011011111111110001001101100100101011011011110101000001第六章 时序逻辑电路 表 6-25 状态迁移关系 第六章 时序逻辑电路 图 6 55 例 14 移位型十进制计数器 1000000111Q2Q3Q0Q110110011010001(a)(b)00011110D0D1D3D2D5D7D0D1D2D3D4D5D6A2A1A0八选一D774LS194Q0Q1Q2Q3S1“0”“1”S2“0”“1”CPFD4D6第六章 时序逻辑电路
35、 移位型计数器中有两种常用计数器，即环型计数器和扭环型计数器。环型计数器具有如下特点：其进位模数与移位寄存器触发器数相等；结构上其反馈函数F(Q1Q2Qn)=Qn，图6-56 是用 74LS194 构成的四位环型计数器及其状态迁移图。如起始态为Q0Q1Q2Q3=1000，其状态迁移为 1000010000100001，但存在无效循环和死态(如 0 和15)，即无自启动能力。第六章 时序逻辑电路 Q0Q1Q2Q3S1S0CPSR74LS194111110100101000010000100000100101001110000110110110111101011011101图 6 56 四位环型计
36、数器 由于我们选定环型计数器每个状态只有一个“1”(或选定每个状态只有一个“0”)，故无需译码即可直接用于顺序脉冲发生器。但环型计数器状态利用率低，16个状态仅利用了4 个状态。第六章 时序逻辑电路 扭环型计数器(又称为约翰逊计数器)。其特点是：进位模为移位寄存器触发器级数n的 2 倍，即为2n；电路结构上反馈函数F(Q1Q2:Qn)=Qn。图 6-57 是用 74LS194 构成的扭环形计数器，由于存在一个无效循环，故无自启动能力。Q0Q1Q2Q3S1S0SR74LS194000000011000001111000111111011110100100110100010110101010110
37、101101CP1图 6 57 四位扭环型计数器 第六章 时序逻辑电路 扭环形计数器可以获得偶数计数器(或称为偶数分频器)，如要获得奇数分频器，其反馈函数由相邻两触发器组成，即F=QmQm+1。其规律如下：以右移为例，F=Q0Q1得三分频电路；F=Q1Q2得五分频电路；F=Q2Q3 得七分频电路。如要得九分频以上的电路，则应将多片四位 74LS194 扩展为八位，举例如下。第六章 时序逻辑电路 例例 15 74LS194 电路如图 6-58 所示，列出该电路的状态迁移关系，并指出其功能。解 状态迁移关系如表 6-26 所示，由所得状态迁移关系，可看出是七个状态一循环，故为 7 分频电路，即fo
38、=1/7fCP。其波形图如图 6-59 所示。图6-58 例15电路图S1S0SLD3D2D1D0Cr74LS194CPSRQ0Q1Q2Q31&0第六章 时序逻辑电路 表 6 26 状态迁移关系 第六章 时序逻辑电路 图 6 59 例 15 波形图 CPQ0Q1Q2Q3第六章 时序逻辑电路 S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCr&S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCr(a)(b)(c)S1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301SRCrS1S0SLD3D2D1D074LS194CPQ0Q1Q2Q301
39、SRCrCP&图 6 60 三种奇数分频电路 第六章 时序逻辑电路*6.5 序列信号发生器序列信号发生器 序列信号发生器是能够循环产生一组或多组序列信号的时序电路，它可以用移位寄存器或计数器构成。序列信号的种类很多，按照序列循环长度M和触发器数目n的关系一般可分为三种：(1)最大循环长度序列码，M=2n。(2)最长线性序列码(m序列码)，M=2n-1。(3)任意循环长度序列码，M2n。第六章 时序逻辑电路 6.5.1 序列信号发生器的设计序列信号发生器的设计 1.反馈移位型序列信号发生器反馈移位型序列信号发生器 组合反馈网络Q1Q2QnSR(SL)n位移位寄存器ZCP图 6 61 反馈移位型序
40、列信号发生器框图 第六章 时序逻辑电路 其设计按以下步骤进行：(1)根据给定序列信号的循环长度M，确定移存器位数n,2n-1M2n。(2)确定移位寄存器的M个独立状态。将给定的序列码按照移位规律每n位一组，划分为M个状态。若M个状态中出现重复现象，则应增加移存器位数。用n+1位再重复上述过程，直到划分为M个独立状态为止。(3)根据M个不同状态列出移存器的状态表和反馈函数表，求出反馈函数F的表达式。(4)检查自启动性能。(5)画逻辑图。第六章 时序逻辑电路 例例 16 设计一个 00011101 序列发生器。解解(1)确定移存器的位数n。因M=8，故n3，选定为三位，用74LS194 的三位。(
41、2)确定移存器的八个独立状态。将序列码00011101按照每三位一组，划分为八个状态，其迁移关系如下所示：第六章 时序逻辑电路 (3)作出反馈函数表，如表6-27 所示，由迁移关系可看出移存器只进行左移操作，因此S1=1,S0=0。将F(SL)的卡诺图填入图 6-62(a)中，选用四选一实现F(SL)函数，其逻辑图如图 6-62(b)所示。表 6 27 反馈函数表第六章 时序逻辑电路 图 6 62 00011101 序列信号发生器(a)1110000111Q1Q2Q010000101(b)74LS194Q1S0S101CPCrQ0Q2A1A0D0D1D2D3四选一SLF输出1第六章 时序逻辑电
42、路 例例 17 设计一个产生 100111序列的反馈移位型序列信号发生器。解解(1)确定移存器位数n。因M=6，故n3。(2)确定移存器的六个独立状态。将序列码100111按照移位规律每三位一组，划分六个状态为 100、001、011、111、111、110。其中状态111 重复出现，故取n=4，并重新划分六个独立状态为 1001、0011、0111、1111、1110、1100。因此确定n=4，用一片74LS194 即可。第六章 时序逻辑电路 (3)反馈激励函数表，求反馈函数F的表达式。根据每一状态所需要的移位输入即反馈输入信号，列出反馈函数表如表 6-28 所示。从表中可见，移存器只需进行
43、左移操作，因此反馈函数F=SL。表 6-28也表明了组合反馈网络的输出和输入之间的函数关系，因此可填出F的卡诺图如图 6-63(a)所示，并求得 _20_2_0)(QQQQSFL第六章 时序逻辑电路 表表 6 28 例例 17 反馈函数表反馈函数表 第六章 时序逻辑电路(4)检查自启动性能。1111000001111000011110Q0Q1Q2Q310100100100100110010010111001110主(a)(b)01111111000000011000101101101101F(SL)图 6 63 例 17F的卡诺图和移存器的全状态图 第六章 时序逻辑电路 11111111110
44、000000001111000011110Q0Q1Q2Q3(b)F(SL)101001001001001101101100主(a)0001011100100000100011111110101111010101图 6 64 修正后的全状态图和F的卡诺图 第六章 时序逻辑电路 74LS194Q0Q1Q2Q3S1S0SL10CPD0D1D2D3A0A1ZYF四选一MUX“1”图 6 65 例 17 逻辑电路图 第六章 时序逻辑电路 2.计数型序列码发生器计数型序列码发生器 组合反馈网络Q1Q2Qn模M计数器ZCP图 6 66 计数型序列码发生器结构框图 第六章 时序逻辑电路 例例 18 设计 11
45、01000101 序列信号发生器。解解 由于给定序列长度P=10，故先用 74LS161 设计一个模10的计数器，我们利用74LS161 的预置端LD，用后 10 个状态，即 01101111。令该 10 个状态中每一个状态的输出符合给定序列的要求，列出其真值表如表 6-29所示，对应的输出卡诺图如图6-67(a)所示。采用八选一数据选择器实现，电路如图 6-67(b)所示。第六章 时序逻辑电路 表 6 29 真值表 第六章 时序逻辑电路 图 6 67 例 18 设计过程及逻辑图 000111QBQAQDQC101101100100D0D1D2D3D4D5D6A2A1A010F01101八选一
46、数据选择器(a)(b)00011110D774LS161QDQCQBQAOCLDCP01010DADBDCDD“1”PTCr“1”第六章 时序逻辑电路 例例 19 设计一个能同时产生两组代码的信号发生器，这两组代码分别是：F1=110101和F2=010110。解解 首先用 74LS194 设计一个具有自校正的模6 扭环型计数器如图 6-68(a)所示，并画出输出序列卡诺图如图 6-68(b)所示。然后用一片 3-8 译码器和与非门实现输出组合逻辑。最后画出逻辑图如图 6-68(c)所示。第六章 时序逻辑电路 110000111Q1Q2Q01011001F1001000111Q1Q2Q0101
47、1001F2(a)(b)(c)Q0Q1Q2Q3S1S0D3D2D1D011101T454SR&CP1“1”000110100001111011010101Q0Q1Q2S1S0D3D2D1D0CP74LS194A2A1A074LS138“1”1117 6 5 4 3 2 1 0F2F1SR011E1E2E31&图 6 68 例 19 的设计过程及逻辑图 第六章 时序逻辑电路 6.5.2 m序列码发生器序列码发生器 m序列码也称伪随机序列码，其主要特点是：(1)每个周期中，“1”码出现2n-1次，“0”码出现2n-1-1次，即0、1 出现的概率几乎相等。(2)序列中连1的数目是n，连 0 的数目是
48、n-1。(3)分布无规律，具有与白噪声相似的伪随机特性。第六章 时序逻辑电路 m序列码发生器是一种反馈移位型结构的电路，它由n位移位寄存器加异或反馈网络组成，其序列长度M=2n-1，只有一个多余状态即全 0 状态，所以称为最大线性序列码发生器。由于其结构已定型，且反馈函数和连接形式都有一定的规律，因此利用查表的方式就可以设计出m序列码。第六章 时序逻辑电路 表 6 30 m序列反馈函数表 第六章 时序逻辑电路 例如，要产生M=7的m序列码，首先根据M=2n-1，确定n=3，再查表可得反馈函数 (即74LS194的)。但由于电路处于全 0 状态时，F=0，故采用此方法设计的m序列发生器不具有自启
49、动特性。为了使电路具有自启动特性可以采取两种方法：(1)在反馈方程中加全 0 校正项 ,其逻辑电路如图 6-69(a)所示。31QQF_3_2_1QQQ_32131_3_2_131QQQQQQQQQQF第六章 时序逻辑电路 Q0Q1Q2Q3S0S1D3D1CP74LS194D2D0Q1Q2Q3Q4Z1CrSR清0Q0Q1Q2Q3S1S0D3D1CP74LS194D2D0Q1Q2Q3Q4CrSR清0ZCP1（a）（b）1CP1111111图 6 69 M=7的m序列码发生器(a)加全 0 校正项；(b)利用全 0 状态置数 第六章 时序逻辑电路 (2)利用全 0 状态重新置数，从而实现自启动，其逻辑电路如图6-69(b)所示。该电路输出的m序列码为 0011101。
