1、1第第5章章 数字集成电路基本模块数字集成电路基本模块5.3 时序单元电路时序单元电路2时序单元电路时序单元电路n时序逻辑时序逻辑n双稳态电路双稳态电路nRS锁存器锁存器/触发器触发器nD锁存器锁存器/触发器触发器n动态时序单元动态时序单元3时序逻辑电路n时序逻辑电路的输出不仅与时序逻辑电路的输出不仅与当前的输入变量当前的输入变量有关，还与有关，还与系系统原来的状态统原来的状态有关，必须有有关，必须有存储部件存储部件用来记忆电路前一时用来记忆电路前一时刻的工作状态刻的工作状态 n输出方程 n状态方程1()(),()Y nfX n Z n2(1)(),()Z nfX n Z n4时序特性cloc
2、kInOutdatastableoutputstableoutputstabletimetimetimeclockDQInOuttsutholdtc-q5数字系统的时序约束数字系统的时序约束CombinationalLogicclockOutputsStateRegistersNextStateCurrentStateInputsT tc-q+tplogic+tsuT(clock period)6例题模块最大延迟时间(ps)Adder600Result Mux60Early Bypass Mux100Middle Bypass Mux80Late Bypass Mux752mm wire100
3、nItanium处理器的算术逻辑单元的结构图处理器的算术逻辑单元的结构图,如果触发器的建立如果触发器的建立时间为时间为65ps,clk到输出到输出Q的延迟时间为的延迟时间为50ps,而其他组合逻辑而其他组合逻辑的延迟时间如表的延迟时间如表1中所示中所示,则请计算该则请计算该ALU可以正确工作的最小可以正确工作的最小时钟周期是多少时钟周期是多少?7多电压多电压/多阈值技术多阈值技术n决定系统最小时钟周期的关键路径8多电压多电压/多阈值技术多阈值技术n关键路径：高电压关键路径：高电压/低阈值低阈值n非关键路径：低电压非关键路径：低电压/高阈值高阈值9时序单元电路时序单元电路n时序逻辑时序逻辑n双稳
4、态电路双稳态电路nRS锁存器锁存器/触发器触发器nD锁存器锁存器/触发器触发器n动态时序单元动态时序单元10双稳态电路n电路结构:两个反相器输入、输出交叉耦合 n两个稳定工作点稳定工作点 A、B 一个亚稳态亚稳态 C11双稳态电路n从亚稳态向稳定工作点转换的过程，可以看作一个接近转换电平的初始信号经过一定级数的反相器链传递，变为合格的逻辑电平n双稳态电路所处的状态是随机的，无法控制双稳态电路所处的状态是随机的，无法控制n配上输入控制电路，可构成各种锁存器配上输入控制电路，可构成各种锁存器/触发器触发器12时序单元电路时序单元电路n时序逻辑时序逻辑n双稳态电路双稳态电路nRS锁存器锁存器/触发器
5、触发器nD锁存器锁存器/触发器触发器n动态时序单元动态时序单元13R-S锁存器nR-S锁存器n真值表S R Q(n+1)工作状态 0 0 Q(n)保 持 0 1 0复 位 1 0 1置 位 1 1 0不 允 许(1)()0 ()nnQSRQS R约束条件14R-S锁存器-输出不定态nR和S同时有效（为1），输出状态不确定S R Q(n+1)工作状态 0 0 Q(n)保 持 0 1 0复 位 1 0 1置 位 1 1 0不 允 许 15R-S锁存器n瞬态分析1012PHLPLHttt或非门或非门节点电容：37125LGSGBDBDBDBCQCCCCC 25347LGSGBDBDBDBCQCCCC
6、C16R-S锁存器n用与非门构成的R-S锁存器n置位/复位：低电平有效n也有不定态问题：R/S同时有效QS RQQR SQ17时钟同步R-S锁存器n时钟同步的R-S锁存器同步时钟信号ck ck=0，保持ck=1，求值n问题：ck=1期间输出一直随输入信号变化（空翻），功耗浪费，使用不方便n不定态问题还存在18R-S触发器n主-从R-S触发器：两相相反时钟控制2个锁存器ck=1 主锁存器求值 从锁存器保持ck=0 主锁存器保持 从锁存器求值19R-S触发器n R-S锁存器和触发器的比较 n解决了空翻问题n仍然有不定态，解决不定态，可以采用D触发器，JK触发器ck=1 主锁存器求值 从锁存器保持c
7、k=0 主锁存器保持 从锁存器求值20时序单元电路时序单元电路n时序逻辑时序逻辑n双稳态电路双稳态电路nRS锁存器锁存器/触发器触发器nD锁存器锁存器/触发器触发器n动态时序单元动态时序单元21D锁存器n在R-S锁存器的基础上构成D锁存器：nck=0，数据保持（锁存器不透明）nck=1，数据求值（锁存器透明）n没有RS锁存器的不定态问题n电平敏感，有空翻SRD22D锁存器nck=0，不透明nck=1，透明nCMOS传输门和反相器构成的D锁存器 ck=0，TG1截止，截止，TG2导通导通,保持保持ck=1，TG1导通，导通，TG2截止截止,求值求值23D触发器主-从D触发器时钟低电平：主锁存器透
8、明，从锁存器不透明；数据传递到A点；时钟高电平：从锁存器透明，数据输出到Q 24D触发器主-从D触发器数据建立时间 sp(inv)p TG2ttt25D触发器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclk26D触发器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclkmaster transparentslave holdmaster holdslave transparent27D触发器的时序特性n分析方便起见，假设反相器和传输门的延迟时间表示为：tpd_inv 和 tpd_tx,并且时钟反相器的延迟时间为0n
9、建立时间-时钟clk有效沿之前，数据D需要稳定的时间 n延迟时间-图中信号从 QX 到 Q的时间3*tpd_inv+tpd_txtpd_inv+tpd_txQX28D触发器QDclkQMI1I2I3I4I5I6T2T1T3T4MasterSlave!clkclk29建立时间仿真过程VoltsTime(ns)DclkQQMI2 outtsetup=0.21 nsworks correctly30Set-up TimeVoltsTime(ns)DclkQQMI2 outtsetup=0.20 nsfails31传输延迟仿真VoltsTime(ns)tc-q(LH)=160 psectc-q(HL)
10、=180 psectc-q(LH)tc-q(HL)DclkQ32D锁存器和D触发器带有直接置位和直接复位的主-从D触发器1 1）异步置位）异步置位S SD D 异步复位异步复位R RD D2）输出有反相器）输出有反相器3）减小输出的）减小输出的 延迟延迟33Latches vs Flipflopsn锁存器n时钟电平敏感电路 时钟有效电平期间透明n对于高电平敏感锁存器，时钟下降沿采样数据，时钟低电平期间保持数据n触发器n时钟沿敏感电路-在时钟的跳变沿采样输入信号n时钟上升沿触发:0 1 n时钟下降沿触发:1 0n一般由主从结构锁存器组成34D触发器主-从D触发器数据建立时间延迟时间 sp(inv
11、)p TG2tttsp(inv)p TG2tttCQ35时序单元电路时序单元电路n时序逻辑时序逻辑n双稳态电路双稳态电路nRS锁存器锁存器/触发器触发器nD锁存器锁存器/触发器触发器n动态时序单元动态时序单元36Static vs Dynamic Storagen静态存储n只要有电源供电就可以保持数据n交叉耦合反相器保存数据n动态存储n利用寄生电容上的电荷保持数据n一般只能维持较短时间(milliseconds)可靠性差n同静态存储相比，结构简单，速度快37Dynamic FlipflopT1T2I1I2QQMDC1C2!clkclkclk!clk!clkclkmasterslave38时钟交
12、叠引起竞争问题T1T2I1I2QQMDC1C2!clkclkclk!clk!clkclk0-0 overlap race condition1-1 overlap race condition39动态D触发器真正的单相时钟（TSPC）D触发器1第一级不透明，第二级求值、第三级透明第一级不透明，第二级求值、第三级透明0第一级透明，第二级预充，第三级不透明第一级透明，第二级预充，第三级不透明QD40TSPC D触发器QD优点：线路简单，工作可靠，速度快优点：线路简单，工作可靠，速度快缺点：动态保持，保持时间短缺点：动态保持，保持时间短41本节总结本节总结n时序逻辑时序逻辑n双稳态电路双稳态电路nRS锁存器锁存器/触发器触发器nD锁存器锁存器/触发器触发器n动态时序单元动态时序单元
