1、第4章 PSOC5公共资源与编程调试接口 第1节 时钟管理 第2节 电源管理 第3节 看门狗定时器 第4节 复位 第5节 I/O系统和布线资源 第6节 测试控制器 第7节 Cortex-M3调试与跟踪 第8节 非易失性存储器编程第4章 PSOC5公共资源与编程调试接口 第1节 时钟管理 第2节 电源管理 第3节 看门狗定时器 第4节 复位 第5节 I/O系统和布线资源 第6节 测试控制器 第7节 Cortex-M3调试与跟踪 第8节 非易失性存储器编程内部时钟 在PSoC内产生、分配和分布时钟，多数无需外部晶体振荡器。v 4个内部时钟源提高集成度： 348MHz内部主振荡器(Internal
2、Main Oscillator - IMO)，3MHz精度为5%； 1，33，100KHz的内部低速振荡器(Internal Low Speed Oscillator - ILO) IMO，MHz外部晶体振荡器(MHzECO)和数字系统互联(Digital System Interconnect - DSI)的USB时钟域。 2467MHz的相位锁定环(PLL)，其时钟源：IMO、MHzECO和DSI。外部时钟 外部I/O或其它逻辑DSI信号；v 2个外部时钟源提供高精度时钟： 433MHz外部晶体振荡器(MHzECO)； 32.768KHz外部晶体振荡器(KHzECO)(实时时钟RTC)；v
3、 专用16位时钟分频器(总线时钟)； 8个16位时钟分频器(数字系统外设)； 4个16位时钟分频器(模拟系统外设)；v IMO有USB模式，自动锁定USB总线时钟，无需使用外部晶体振荡器；时钟管理时钟管理 PSoC Creator图形界面自动完成时钟生成与分配。v 根据系统要求加速设计进程。v 使用最少输入建立时钟系统。v 指定期望时钟的频率和精度。内部振荡器 内部主振荡器(IMO)v 大多数设计，IMO是要求的唯一时钟源，运行无需外部元件输出稳定时钟。v IMO提供时钟输出为3，6，12，24和48MHz。v 配置寄存器FASTCLK_IMO_CR 2:0选择频率，3MHz时钟的典型精度是4
4、%。v USB时钟域和快速启动IMO(FIMO)内部振荡器 USB时钟域v USB时钟域和主时钟网络可以异步。v 运行时钟处理USB数据，USB逻辑有到芯片的同步总线接口。v USB逻辑要求48MHz的频率。v 时钟源可有不同的源，包括48MHzDSI时钟，或倍频内部振荡器、DSI信号或晶体振荡器24MHz时钟的值。内部振荡器 快速启动IMO(FIMO)v IMO可交替模式从休眠模式快速启动。v FIMO模式提供低功耗状态1s内输出时钟。v 可交替振荡器只运行在48MHz，精度低于基本IMO精度。v 唤醒时此功能有效，设置FASTCLK_IMO_CR3位使能FIMO。v 选择此模式在下1次唤醒
5、时，FIMO代替IMO时钟。内部振荡器 内部低速振荡器(ILO)v 为低功耗提供低频时钟。v 产生2个不同时钟输出1和100kHz，2个时钟独立运行，配置SLOWCLK_ILO_CR01和SLOWCLK_ILO_CR02使能或禁止2个时钟。 背景中心时间轮(Central timewheel, CTW)使用1KHz时钟，也称休眠定时器，或看门狗定时器。 100KHz时钟(CLK100K)为CPU提供低功耗时钟快速时间轮。设置SLOWCLK_ILO_CR05分频100KHz时钟，产生第3个时钟输出，启动监控。ILO结构图内部振荡器 低速振荡器工作在极低电流模式，很适合低功耗模式。v 设置CLKD
6、IST_CR 3:2控制多路复用开关，从3个时钟输出选择1个时钟，布线到时钟分配网络。 冬眠模式禁止ILO时钟。v 配置SLOWCLK_ILO_CR04控制器件唤醒速度。v 设置此位可减慢启动，获取低功耗运行。外部振荡器 外部晶体振荡器(External Crystal Oscillator - ECO)v MHz ECOv 32.768kHz ECO MHz ECOv 外部晶振提供高精度高频的时钟驱动。v 支持宽范围的晶体类型(4-25)MHz。v 与PLL使用时，最高产生67MHz的CPU/系统时钟。GPIO引脚固定连接外部晶体和电容。v MHz ECO精度取决于选择的晶体。32.768K
7、Hz外部振荡器 32.768kHz ECOv 提供高精度定时(最小功耗)。v 与休眠定时器直接连接，为实时时钟(Real Time Clock - RTC)提供时钟源。v RTC使用1秒中断间隔在CPU内实现RTC功能。v 配置寄存器SLOWCLK_X32_CR0使能/禁止kHzECO时钟。v 外部晶体的连接引脚共享标准I/O引脚(如：GPIO、LCD和模拟全局)。v 晶体输出布线到时钟分配网络，作为1个时钟源的选项。DSI时钟 DSI为I/O连接的外部时钟提供布线连接。v 也能在片内数字系统和UDB产生振荡器。DSI时钟源： UDB生成时钟； 引脚连接的片外时钟； 时钟分配网络的输出时钟，通
8、过布线结构再直接返回到网络。锁相环(PLL) PLL用高精度低频时钟合成到高频时钟，根据不同输入源产生时钟频率。v 输出时钟频率：(24-67)MHz。通常对3MHz IMO倍频产生精确最高频率的CPU和系统时钟。v PLL输出频率公式：fPLL_OUT=fIN(P/Q)v 250us内锁定相位 配置使用IMO，MHz ECO或DSI时钟源。 PLL锁定(1bit标识PLL锁定状态)，使用此类时钟源。 锁定信号经DSI连接产生中断。进入低功耗模式前禁止PLL。USB时钟 从以下时钟源中选择USB时钟。v IMO1x(IMO模块内可用选项) 满足时钟源精度的40MHz DSI时钟； 晶体未工作在
9、48MHz，需用PLL获取48MHz； 因精度问题不能使用48MHz时钟。v IMO2x(IMO模块内可用选项) 有倍频器的24MHz晶体、24MHz IMO和24MHz DSI输入。v CLK_PLL： 晶体、IMO或DSI输入产生48MHz时钟。v DSI输入： 48MHz。USB时钟 若使用内部IMO，须设置FAST_IMO_CR6使能振荡器锁定功能。v 可替换的是，全速USB操作使用24MHz晶体控制的时钟。v 其它晶体频率，如4MHz由PLL合成所需48MHz。第4章 PSOC5公共资源与编程调试接口 第1节 时钟管理 第2节 电源管理 第3节 看门狗定时器 第4节 复位 第5节 I
10、/O系统和布线资源 第6节 测试控制器 第7节 Cortex-M3调试与跟踪 第8节 非易失性存储器编程电源管理 电源系统由独立模拟Vdda，数字Vddd，I/O Vddiox引脚构成。v 2个内部1.8V电源管理器，为内部核逻辑提供数字Vccd和模拟电源Vcca。 Vccd和Vcca的每个电源输出引脚须外接去耦电容。 Vccd引脚须尽可能短连接1uF10%X5R电容。v 休眠管理器，I2C电源管理器和冬眠管理器。电源管理系统框图PSOC5电源模式 电源模式v 活动(Active)v 交替活动(Alternate Active)v 休眠(Sleep)v 冬眠(Hibernate)电源模式状态切
11、换PSoC5电源监控 包含2个电路，根据设定的门限电压，检测外部数字/模拟供电电源。v 低电压中断(LVI) 检测到低于设定值的电压时，产生中断。v 高电压中断(HVI) 检测到高于设定值的电压时，产生中断。电源监控框图第4章 PSOC5公共资源与编程调试接口 第1节 时钟管理 第2节 电源管理 第3节 看门狗定时器 第4节 复位 第5节 I/O系统和布线资源 第6节 测试控制器 第7节 Cortex-M3调试与跟踪 第8节 非易失性存储器编程看门狗定时器 不希望执行的路径事件发生，看门狗定时器(Watch Dog Timer - WDT)自动重启系统。v WDT须周期性服务。否则，指定时间周
12、期后CPU复位。v 使能WDT，除复位事件外不能禁止，为阻止任何不确定的代码禁止WDT复位功能。v 使用WDT须在启动代码使能WDT。v WDT的特性： 防止WDT偶发破坏的保护设置。 可选的WDT的保护服务(喂狗)。 看门狗事件的状态位，甚至显示看门狗复位后的状态。看门狗定时器框图第4章 PSOC5公共资源与编程调试接口 第1节 时钟管理 第2节 电源管理 第3节 看门狗定时器 第4节 复位 第5节 I/O系统和布线资源 第6节 测试控制器 第7节 Cortex-M3调试与跟踪 第8节 非易失性存储器编程复位模块功能 电源监控v 上电、活动和休眠状态，监控不同模式，模拟和数字电源电压，Vdd
13、a，Vddd，Vcca和Vccd。v 若任一电压超出预先设置范围，产生复位。v 监控器可编程，达到复位门限前的条件，向CPU产生中断。 外部v 芯片按下复位引脚(XRES低)产生复位。v XRES引脚经1个内部上拉电阻到Vddio1。v Vddd，Vdda，Vddio1须在脱离复位状态前供电。复位系统框图复位模块功能 看门狗定时器v 监控处理器指令的执行。v 若看门狗定时器在给定时间周期内未被处理器复位，则看门狗定时器产生复位信号。 软件v 在软件控制下产生复位。v 系统复位是指复位处理器、模拟和数字外设和寄存器。v 复位状态寄存器保存最近的复位或电源电压监控中断。v 程序查看寄存器检测和报告
14、异常条件。 电源电压监控复位源 初始上电复位(Initial Power On Reset - IPOR)v 上电时IPOR监测Vddd和Vdda电压(直接在引脚和对应内部电源管理器的输出)。v 断路电平(Trip Level)精度不高，设置1V，此电平低于最低指定的操作电压，但足够高以复位内部电路和保持复位状态。v 监控器生成1个复位脉冲，最少为100ns宽度。 若1或数个电压上升速度慢，则此脉冲可更宽。 内部数字供电稳定，保持IPOR电源禁止(即不保持IPOR的电源)。电压足够高到释放PRES时，启动IMO。 电源电压监控复位源 模拟电压中断，数字低电压中断，模拟高电压中断(ALVI，DL
15、VI，AHVI)v 中断电路检测Vdda和Vddd是否超过电压范围。v AHVI，Vdda与1个固定断路电平比较。ALVI和DLVI，Vdda和Vddd与1个可编程断路电平比较。v ALVI和DLVI，也能配置产生芯片复位而不是中断。v 监控器禁止，直至IPOR后为止。低功耗模式不能使用监控器。休眠模式通过CTW，周期性唤醒监控器电压。v 唤醒后触发2.45V LVI中断。冬眠模式不能使用电压监控。其他复位源 外部复位(External Reset - XRES)v PSoC有一个GPIO引脚能被配置作为一个外部复位v 或专用的XRES引脚。v 当专用的XRES引脚或者GPIO引脚被配置后，当
16、引脚为v 低电平时，器件处于复位状态。v 对XRES的响应和IPOR是相同的。v 通过拉低外部复位引脚来复位整个系统，该引脚它包含一个内部的到Vddio1上拉电阻。v 在休眠和冬眠模式下，XRES是活动的。其他复位源 软件复位(Software Reset - SRES)v 程序控制设置软件复位寄存器使用SRES。直接由程序或间接由DMA访问实现。v 对SRES的响应和IPOR之后是相同的。 看门狗复位(Watchdog Reset - WRES)v 用于监控软件程序没有长时间的正确执行程序。v 程序周期性的复位看门狗时，看门狗正确运行。v 若看门狗在用户定义时间内未复位，则产生WRES。第4
17、章 PSOC5公共资源与编程调试接口 第1节 时钟管理 第2节 电源管理 第3节 看门狗定时器 第4节 复位 第5节 I/O系统和布线资源 第6节 测试控制器 第7节 Cortex-M3调试与跟踪 第8节 非易失性存储器编程I/O系统和布线资源 I/O系统特性 I/O驱动模式 DSI控制数字I/O 模拟I/O引脚 LCD驱动引脚 电容感应触摸引脚 SIO功能和特性 上电I/O配置 过电压容限 端口中断控制器单元I/O系统 PSoC的I/O非常灵活。v 所有GPIO都具有模拟和数字I/O性能。v 所有I/O都有很多驱动模式，并可在POR时设置。v 由Vddio引脚也提供最多4个独立I/O电压域。
18、 2种I/O引脚；提供与USB相关第3种引脚。v 通用输入/输出(General Purpose I/O - GPIO)和特殊输入输出(Special I/O - SIO)提供相似数字功能，区别在于模拟电路能力和驱动能力。v 提供2个USBIO支持指定USB功能和有限GPIO能力。I/O系统 所有I/O都可用于数字输入和输出。v 所有的I/O都能产生中断。v I/O引脚的灵活和高级能力，加上任何信号到任意引脚的连接性能，简化电路和电路板的设计。v 所有I/O也能用于输入，电容感应，LCD段驱动。v SIO引脚用于超出VDDA的电压和可编程输出电压。I/O系统特性 GPIO和SIO支持的特性v
19、用户可编程端口复位状态；最多4组I/O独立供电和电压；v 数字外设由DSI连接到引脚；v CPU和DMA访问的输入，输出，输入/输出；v 每个引脚都可是中断源，可配置成上升沿、下降沿或者双沿。若要求的话，通过DSI支持电平的中断触发。v 抖动率控制的数字输出驱动模式；v 端口和引脚的访问端口控制和配置寄存器；v 独立端口读(PS)和写(DR)数据寄存器，避免读修改写错误；v 引脚的特殊功能。GPIO扩展特性 GPIO支持的扩展特性v LCD驱动功能的PSoC支持LCD段驱动；v 电容感应(CapSense)驱动功能的PSoC支持CapSense；v 模拟输入和输出能力；v 连续100mA钳位电
20、流能力；v 标准驱动能力降到2.7V；SIO扩展特性 SIO支持的扩展特性v 比GPIO强的驱动能力；v 热插拔能力(5V容限)；v 可编程和管理的高输入，输出驱动电平可降到1.2V；v 无模拟输入，电容感应和LCD的能力；v 最大过电压容限5.5V；v SIO作为通用模拟比较器；USBIO特性 USBIO特性v 全速USB2.0；v GPIO的最大驱动能力；v CPU和DMA的输入，输出，输入/输出；v 数字输出(CMOS)驱动模式；v 每个引脚是中断源，配置为上升沿，下降沿，或双沿。I/O驱动模式 GPIO和SIO引脚可单独配置8种模式的任1种。v 引脚使用3个配置位DM2:0，在寄存器P
21、RTxDM2:0中设置。 实际I/O引脚电压由所选择的驱动模式和引脚的负载所决定。v 若GPIO引脚配置成上拉和驱动高，而引脚是浮空的，则该引脚测量到的电平为高逻辑状态。v 若相同GPIO引脚被外部下拉到地，则该引脚测量到的电平为低逻辑状态。 I/O驱动模式I/O驱动模式 高阻模拟v 默认复位状态，关闭所有输出驱动器和数字输入缓冲区。v 避免因浮空电压引起的流入数字输入缓冲区的电流。v 此状态被推荐用于浮空或支持模拟电压的引脚。高阻模拟引脚不提供数字输入功能。v 实现休眠模式的最低电流，所有I/O必须配置成高阻模拟模式或引脚驱动一个电源轨(通过PSoC芯片或外部电路)。 高阻数字v 使能输入缓
22、冲区用于数字信号输入。v 这是标准的高阻状态，推荐用于数字输入。I/O驱动模式 上拉或下拉v 各自在一个数据状态下提供串行电阻，并且为其它提供强驱动能力。v 引脚能被用于输入/输出。通常用于驱动机械开关。 开漏，驱动高和开漏，驱动低v 开漏模式提供在一种数据状态下的高阻，并且为其它提供强驱动能力。v 引脚能被用于数字输入/输出。典型应用是驱动I2C的信号线。I/O驱动模式 强驱动v 在高或低状态提供强CMOS输出驱动。v 引脚标准的输出模式。v 通常情况下，强驱动模式引脚不得用作输入。此模式常用于驱动数字输出信号或外部的FET。 上拉和下拉v 与上拉/下拉模式类似，区别是总是存在串联电阻。v
23、高数据状态被上拉，低数据状态被下拉。v 此模式常用于其它可能引起短路的信号驱动总线。DSI控制数字I/O GPIO、USBIO和SIO引脚由DSI，或由UDB连接到内部外设模块。v 任何连接到UDB外设，都能由DSI连接到任意I/O引脚。 每个端口都有由DSI到UDB的20个连接：8个输入、8个输出和4个输出控制信号。 PRTx_BYP选择由DSI还是数据寄存器驱动端口引脚。 端口引脚的输入由DSI直接连接到UDB上，将输入布线连接到内部的外设模块。 PRT_BIE寄存器提供高速双向的访问能力。 模拟I/O引脚 模拟信号可由GPIO穿过PSoC核。v 通过模拟全局总线(AGB)或模拟复用总线(
24、AMB)，将1个引脚连接到内部模拟资源，每个GPIO连接1个模拟全局总线(AGB)和1个模拟复用总线(AMB)。v 由PRT*_AG和PRT*_AMUX寄存器，配置开关将I/O引脚连接到模拟全局总线(AGB)和模拟复用总线(AMB)。v 选择的引脚提供到指定模拟特性的直接连接。 如：DAC或未使用的放大器。模拟I/O引脚与LCD驱动引脚 对于模拟I/O引脚，大多数条件下驱动模式配置为高阻模拟，禁止输入缓冲区。v 也可使用端口输入禁止寄存器PRTx_INP_DIS，来禁止输入缓冲区。v 应该使能缓冲区，这样允许将引脚同时作为模拟输入和模拟输入/输出。 所有的GPIO引脚都能配置成用于驱动LCD。
25、v PRT*_LCD_EN寄存器用来使能个别的引脚用于LCD驱动。v PRT*_LCD_COM_SEG寄存器用来选择是否引脚能设置作为一个公共端或者段驱动引脚。电容感应触摸驱动引脚与SIO功能 所有GPIO引脚都能创建电容感应触摸按键和滑块。v 电容感应触摸的基本模拟总线是AMUX总线，有2个网络AMUXBUSL和AMUXBUSR，实现两个同时的感应操作。v 也能短接生成1个单网络，连接到所有GPIO。 SIO和GPIO是类似的，都提供类似的数字功能。v 主要的不同存在于模拟能力和驱动能力。v 讨论SIO的可调整的输入和输出电平，和热插拔能能力。 所有SIO寄存器作为字节读写访问。SIO可调输
26、出电平 SIO端口引脚支持提供1个调节的高输出电平与外部信号接口，v 接口电压低于SIO的VDDIO的电平。可管理的输出为1对SIO引脚设置Voh 。v SIO分组成对。每个SIO对共享相同的参考源生成器，管理输出电平用于所有引脚。可由PRT*_SIO_CFG寄存器配置SIO对。v SIO引脚支持带可编程门限的差分输入模式。SIO对输入缓冲区电平由PRT*_SIO_DIFF寄存器的vref_sel和vtrip_sel位。 SIO配置图SIO热拔插能力 SIO支持热插拔能力。v 可连接到另1系统，而未加载连接到SIO的信号和未给PSoC器件供电。v 未供电的PSoC器件对外部设备可能保持高阻负载
27、，而防止PSoC器件通过GPIO引脚的保护二极管上供电。上电I/O配置 当复位时，所有的I/O都被复位，并保持高阻模拟状态。v 但是，能基于端口-端口进行重新编程。v 基于应用的要求，能复位成模拟高阻、上拉或者下拉。 为确保正确的复位操作，端口复位数据被保存在特殊的非易失性寄存器中。v 复位结束后，被保存的复位数据自动传输到端口复位配置寄存器中。过电压容限 所有I/O引脚提供过电压容限特性(VddioVinVDDA)：v 对于SIO引脚，当对外部表现为高阻负载时，无电流限制(VddioVin5.5V).；v GPIO须使用限流电阻将电流限制在100mA。GPIO钳位引脚电压到接近Vddio加1
28、个二极管的电压水平(Vddio Vin Vdda)；v GPIO配置成模拟输入/输出时，引脚上模拟电压不允许超过GPIO所属的Vddio的电压；过电压容限 此特性应用是连接I2C，总线上不同设备有不同供电电压。v 在I2C总线，PSoC的SIO引脚配置成开漏驱动低模式。v 允许外部上拉电阻将I2C总线电压拉高高于PSoC引脚的供电电压Vddio。 如：PSoC可能工作在1.8V，而外部设备运行在5V。 注意SIO的VIH和VIL电平由相关VDDIO引脚电平确定。 I/O须配置成：高阻驱动模式，开漏低驱动模式，或下拉驱动模式。v 用过电压容限后系统正常能工作。端口中断控制器单元(PICU) PS
29、oC I/O的端口中断控制器单元(Port Interrupt Controller Unit - PICU)。其特性：v 每一端口的所有8个引脚都和自己的PICU和相连的中断向量相连接。v 引脚状态位使得容易确定中断源。v 处理上升沿/下降沿/双沿中断。v 能使能/禁止各自的引脚中断。v 与PHUB接口用于读写它的寄存器。v 向中断控制器发送一个单个的中断请求PIRQ信号。端口中断控制器单元(PICU)框图端口中断控制器单元(PICU) 各端口引脚独立配置上升沿、下降沿或任一边沿中断。v 不直接支持电平触发中断。v 需要时UDB为系统提供电平触发中断。v 通过写对应每个引脚的中断类型寄存器实
30、现配置。v 根据引脚配置模式，引脚出现选择边沿时，状态寄存器的状态位设置1，向中断控制器发送终端请求。 读状态寄存器的时候，清除状态位。状态寄存器其他位，仍然响应到来的中断源。 v 若中断等待处理，且正在读状态寄存器，阻塞所有相同中断源(GPIO)到达的中断，直到完成读取状态寄存器。 不阻塞状态寄存器所有其它未处理的中断源。第4章 PSOC5公共资源与编程调试接口 第1节 时钟管理 第2节 电源管理 第3节 看门狗定时器 第4节 复位 第5节 I/O系统和布线资源 第6节 测试控制器 第7节 Cortex-M3调试与跟踪 第8节 非易失性存储器编程PSoC5测试控制器结构 包括1个测试控制器，
31、用于：v 支持到调试主机的串行调试器(Serial Wire Debug - SWD)接口；v 串行调试器接口使用GPIO或USB引脚；v 与PSoC5的调试模块接口访问芯片的剩余部分，对芯片编程和调试。测试控制器结构框图SWD结构规范 串行调试器(SWD)是由ARM公司开发，减少调试接口使用的引脚数，仅使用2个信号线：v 双向的数据线(SWDIO)。v 数据线的时钟信号(SWDCK)。 SWD的每个数据传输由2/3个周期组成：v 包请求(Packet Request) 外部主机调试器向目标设备发送1个包请求信号；v 确认响应(Acknowledge Response) 目标设备向主机发送1个
32、响应信号；SWD结构规范 数据(Data)v 当包请求跟一个确认响应后，传输数据： 目标设备到主机-读请求后为-RDATA； 主机到目标设备-写请求后为-WDATA；SWD写读时序SWD读写顺序 开始位(逻辑1)初始化传输； APnDP位确定传输是一个访问端口访问(逻辑1)，还是1个调试端口访问(逻辑0)。 下1位为RnW，1表示从设备读；0示设备写； ADD为寄存器选择位，选择访问端口或者调试端口； Parity位是APnDP，RnW和ADDR的奇偶校验位。v 若这些位的逻辑1的个数为奇数，则该位为1；否则为0。v 若奇偶位不正确，忽略头部(header)，没有ACK响应；v 当主机检测到头
33、部被忽略，进行另外一次传输时，必须等待1个完整的读传输时间。SWD读写顺序 停止位为逻辑0； Park：该位不是由主机驱动，SWD接口将信号线拉高，设备(芯片)读取该位为逻辑1； ACK：为设备到主机的响应。v 对1个等待响应，若是读交易，主机在数据周期忽略读数据。主机也不驱动线，主机不必检查奇偶校验位。v 对1个等待响应，若是写交易，则目标器件忽略数据 周期。但是，主机仍然发送数据。主机也发送奇偶校验位。v 对1个等待响应，表示PSoC5正在处理以前的交易。主 机能尝试最大4个连续等待响应，查看时候接收到OK响 应，若失败则放弃编程操作，重新尝试。v 对故障响应，放弃编程操作，通过1个器件复
34、位重新尝试。SWD读写顺序 包含1个奇偶位的数据周期(偶校验，类似于包请求周期1)。v 对读数据包，若主机检测到奇偶校验错误，则放弃编程操作，再次尝试。v 对写数据包，若PSoC5在主机发送的数据包内检测到奇偶错误，则在下1个数据包产生1个故障响应。 在包请求和ACK周期之间，以及写传输的ACK和数据周期之间有单个周期的Trn时间，根据SWD协议，主机和PSoc5使用Trn周期改变各自SWDIO线上的驱动模式。 地址，ACK和读/写数据总是从最低位开始传输。SWD结构规范 在每个SWD包的结束时，有1个DUMMY周期，为3个SWD时钟周期，SWDIO线为低。v 此DUMMY周期，并不是SWD协
35、议的一部分。此DUMMY周期是用于，当SWDCK时钟不是空闲运行时，使得PSoC5内的测试控制器完成读/写操作。v 对于1个可靠实现，每个包都包含有SWDIO为低的3个IDLE时钟周期。v 根据SWD协议，主机可以在1个包之间，产生任意数量的SDDIO为低的SWD时钟周期。PSOC5 SWD特性 PSoC5 SWD接口兼容标准规范，并提供一些独一无二的扩展。v PSoC5 SWD时钟 用于SWD接口的SWDCK和GPIO共享P11引脚(可替换的是SWDCK能输入到USB D-引脚，P157)。 时钟限制应用于此2个接口上，时钟频率必须在1MHz和CPU_CLK/3或25MHz。v DP/AP访
36、问寄存器 PSoC5有1个35位宽的DP/AP访问寄存器，用于在SWD接口和调试/访问端口寄存器之间进行数据传输。 SWD能直接读和写DP/AP寄存器； PSOC5 SWD特性 调式端口和访问端口寄存器v 在PSoC5中，DAP由SWD调试端口(SW-DP)和AHB访问端口(AHB-AP)构成。第4章 PSOC5公共资源与编程调试接口 第1节 时钟管理 第2节 电源管理 第3节 看门狗定时器 第4节 复位 第5节 I/O系统和布线资源 第6节 测试控制器 第7节 Cortex-M3调试与跟踪 第8节 非易失性存储器编程 Cortex-M3调试与跟踪 PSoC5支持2种调试接口：v 串行调试器(
37、Serial Wire Debug - SWD) Cortex-M3调试和跟踪功能可以充分调试芯片。 调试与跟踪模块的特性 当CPU正在运行，停止或复位时，调试访问所有系统的存储器和寄存器，包括Cortex-M3寄存器组； SWD访问；v 闪存地址重载和断点(Flash Patch and Breakpoint - FPB)模块，实现断点和闪存地址重载；v 数据监视点和跟踪模块(Data Watchpoint and Trace - DWT)实现监视点，触发器资源和系统性能测试和统计；v 仪器跟踪宏(Instrumentation Trace Macrocell - IMT)支持printf类
38、型调试； 支持6个断点和4个监视点。 调试与跟踪模块的特性 先进高性能总线访问端口(Advanced High - performance Bus-Access Port - AHB-AP)调试控制和数据访问。v 串行调试端口(Serial Wire Debug Port - SW-DP)驱动此接口。 内部私有外设总线(Private Peripheral Bus - PPB)，调试器能够访问：v 嵌套向量中断控制器(Nested Vectored Interrupt Controller - NVIC)。通过NVIC，调试访问处理器内核； DWT； FPB； ITM。调试与跟踪模块的特性 由
39、外部PPB，调试器能访问串行线察看器(Serial Wire Viewer - SWV)，用于prinft类型的调试； 由DCode总线，调试器能代码空间的存储器。v 系统总线提供对系统总线空间内的总线，存储器和外设的访问。Cortex-M3调试与跟踪框图内核调试 内核调试允许用户实现的特性：v 使能调试、停止、单步和访问PSoC内的存储器和寄存器。 由内核调试器访问内核调试。主要有：v 调试停止控制和状态寄存器(DHCSR)v 调试异常和监控器控制寄存器(DEMCR)v 调试核寄存器数据寄存器(DCRDR)v 调试核寄存器选择其寄存器(DCRSR) DHCSR允许使能内核调试、提供处理器状态
40、信息，停止和单步运行处理器。 DCRDR和DCRSR寄存器允许访问PSoC存储器和寄存器。寄存器和存储器的访问是32位宽度进行的。内核调试 由DAP，MEM-AP提供对存储器的访问。由MEM-AP寄存器实现对所有MEM-AP的访问。所有寄存器宽度是32位。 存储器访问的关键寄存器：v 控制或状态字寄存器(CSW)，用于连接存储器系统。v 传输地址寄存器(TAR)，TAR保存所要访问的存储器地址。v 数据读/写寄存器(DRW)，DRW保存读/写32位的数据值。v 配置寄存器(CFG)，主要说明是大端还是小端访问。v 调试基地址寄存器(BASE)，提供连接到存储器映射资源的索引。指向描述所连接调试
41、元件的调试寄存器或者ROM表。系统调试 处理器包含一些系统元件，便于低成本的调试，跟踪和统计，断点，监视点和代码重载。包含：v 闪存地址重载和断点(Flash Patch and Breakpoint - FPB)模块，用于实现断点和闪存地址重载；v 数据监视点和跟踪模块(Data Watchpoint and Trace - DWT)实现监视点，触发器资源和系统性能测试和统计；v 仪器跟踪宏(Instrumentation Trace Macrocell - IMT)支持printf类型调试。系统调试-FPB FPBv 实现硬件断点。将指令或数据从代码存储器中放到SRAM中。v FPB单元：
42、 2个比较器匹配代码空间加载数据，并重映射到相应区域。 6个比较器匹配从代码空间加载指令，并重映射到相应区域。 个别配置比较器在匹配地方将断点指令BKPT返回到处理器核，提供硬件断点能力。v FPB包含Flash重载控制寄存器，使能FPB使能位。 每个比较器在比较器控制寄存器中都有1位设置使能比较器。系统调试-DWT DWT有大量的调试功能。有4个比较器，每个都可配置为：v 硬件断点。v PC采样事件触发器v 数据地址采样触发器v 第1个比较器用于比较时钟周期计数，而不是比较数据地址。系统调试-ITM ITM是应用程序驱动跟踪源，跟踪操作系统和应用程序的printf类型调试，给出调试信息。v
43、以包形式发出跟踪信息。3种源产生包。若同一时间多个源产生包，仲裁输出包顺序。3个以递减优先级的顺序： 软件跟踪：软件直接写ITM激励寄存器，这样发出包。 硬件跟踪：DWT产生这些包，ITM发出这些包。 时间戳：ITM能产生时间戳包，将其插入到跟踪流中，以帮助调试器发现时间事件。Cortex-M3时钟或SWV的比特位时钟输出驱动计数器。v 包含21位的计数器，产生时间戳。系统调试-SWV SWV允许和诊断信息联络的目标驻留代码，通过单个的引脚发送到外面。v SWV模块式ITM和SWO的组合。v ITM是软件应用程序跟踪源。 SWV跟踪输出(TRACESWO)通过测试控制器引导，当使能SWD时，测
44、试控制器能在SWO引脚上输出跟踪数据。 仅当使能SWD时，才能使用SWV。第4章 PSOC5公共资源与编程调试接口 第1节 时钟管理 第2节 电源管理 第3节 看门狗定时器 第4节 复位 第5节 I/O系统和布线资源 第6节 测试控制器 第7节 Cortex-M3调试与跟踪 第8节 非易失性存储器编程非易失性存储器及其特性 PSOC5有3类非易失性存储器：v Flash，EEPROM，非易失性锁存器(Nonvoltile Latch - NVL) 非易失性存储器编程系统的特性：v 简单的命令/状态寄存器接口；v Flash可在288字节/行上编程；v 每行有256个数据字节加额外32字节用于E
45、CC/配置；v EEPROM可在16字节/行上编程；v 所有配置NVL字节能同时编程；v 对NVL字节的单次写操作。非易失性存储器编程非易失性存储器编程 所有编程操作通过1个简单的命令/状态寄存器接口完成，v 取决于命令源，一串命令和数据送到SPC_CPU_DATA或SPC_DMA_DATA。 响应数据通过同样的寄存器读出。 当数据可用于最近的命令时，状态寄存器SPC_SR指示是否接受新的命令，成功/失败响应用于最近的命令。v 发送命令到SPC_CPU_DATA或SPC_DMA_DATA寄存器前，SPC_SR1的SPC_Idle必须为1，当命令第1个字节(0 xB6)写到数据寄存器后，SPC_Idle变为0。 命令执行完毕，或检测到错误是，该位变为1。忽略SPC_Idle位为0时，命令送到其中的1个寄存器中。非易失性存储器编程 所有命令必须和以下格式一致：v 字节1：总是0 xB6；v 字节2：0 xD3，后面跟着命令码；v 命令码字节(如表8.15)；v 命令参数字节；v 命令数据字节；
