1、Chapter 8 Sequential Logic Design Practices(时序逻辑设计实践)SSI Latches and Flip-Flops (SSI型锁存器和触发器)MSI Device:Counters,Shift Registers (MSI器件：计数器、移位寄存器)Others:Documents,Iterative,Failure and Metastability (其它：文档、迭代、故障和亚稳定性)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1 1Review of Last Class(Rev
2、iew of Last Class(内容回顾内容回顾)Sequential-Circuit Documentation Standards(时序电路文档标准时序电路文档标准)Timing Diagrams and Specifications (定时图定时图及其规范及其规范)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2 2Review of Last Class(Review of Last Class(内容回顾内容回顾)Latches and Flip-Flops(锁存器和触发器锁存器和触发器)SSI Latches an
3、d Flip-Flops (SSI型锁存器和触发器型锁存器和触发器)Applications:Switch Debouncing,Bus Holder (应用：开关消抖、总线保持应用：开关消抖、总线保持)Multibit Registers and Latches(多位寄存器和锁存器多位寄存器和锁存器)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)3 38.4 Counter(8.4 Counter(计数器计数器)Modulus:The number of states in the cycle （模（模：循环中的状态个数循环中
4、的状态个数）A modulo-m counter,or sometimes,a divide-by-m counter (模模m计数器计数器,又称又称 m分频计数器）分频计数器）Any clock sequential circuit whose state diagramContain a Single cycle.(状态图中包含有一个循环的任何时钟时序电路状态图中包含有一个循环的任何时钟时序电路)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)4 48.4 Counter(8.4 Counter(计数器计数器)An n-bit
5、 binary counter(n位二进制计数器位二进制计数器)S1S2S3SmS5S4ENENENENENENENENENENENENENDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)5 5A Synchronous Binary Up CounterA Synchronous Binary Up Counter(同步二进制加法计数器同步二进制加法计数器)1 0 1 1 0 1 1+11 0 1 1 1 0 0在多位二进制数的末位加在多位二进制数的末位加 1，仅当第仅当第 i 位以下的各位都为位以下的各位都为 1 时，时，第第
6、 i 位的状态才会改变。位的状态才会改变。最低位的状态每次加最低位的状态每次加1都要改变。都要改变。Qi*=(Qi-1 Q1 Q0)QiQ0*=1 Q0Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)6 6A Synchronous Binary Up-CounterA Synchronous Binary Up-Counter(同步二进制加法计数器同步二进制加法计数器)q 利用有使能端的利用有使能端的 T T 触发器实现：触发器实现：Q*=EN QENi=Qi-1 Qi-2 Q1 Q0q 利用利用 D D 触发器实现：触发器实现
7、：Di=(Qi-1 Q1 Q0)QiQi*=(Qi-1 Q1 Q0)QiQ0*=1 Q0Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)7 7MSI Counters(MSIMSI Counters(MSI计数器计数器)74x161、74x1634-Bit Binary Up-Counters(with Asynchronous/Synchronous Clear)(4位二进制加法计数器（异、同步清零）位二进制加法计数器（异、同步清零）)74x160、74x1621-Bit Decade(BCD Code)Up-Counters(
8、with Asynchronous/Synchronous Clear)(1位十进制（位十进制（BCD）加法计数器（异、同步清零）加法计数器（异、同步清零）)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)8 8MSI Counter(MSIMSI Counter(MSI计数器计数器)74x1694-Bit Binary Up/Down Counter(4位二进制可逆计数器位二进制可逆计数器)计数器可以用作分频器计数器可以用作分频器Digital Logic Design and Application(数字逻辑设计及应用数字逻辑
9、设计及应用)9 9Any Modulus CounterAny Modulus Counter(任意模值计数器任意模值计数器)利用利用SSI器件构成器件构成 时钟同步状态机设计时钟同步状态机设计利用利用MSI计数芯片构成计数芯片构成 利用利用n位二进制计数器实现模位二进制计数器实现模m计数器计数器分两种情况考虑：分两种情况考虑：m 2n 清零法、置数法清零法、置数法Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1 10 0Any Modulus CounterAny Modulus Counter(任意模值计数器任意模值计数器)
10、Realize a Modulo-m Counter with an n-bit Binary Counter (利用利用n位二进制计数器实现模位二进制计数器实现模m计数器计数器)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1 11 1Any Modulus CounterAny Modulus Counter(任意模值计数器任意模值计数器)Consider two cases(分两种情况考虑分两种情况考虑)：m 2nS0S1S2S3S4S12S11S10S9S8S7S6S5S13S14S15清零法、置数法清零法、置数法级联。
11、级联。Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1 12 2Cascading Counter(Cascading Counter(计数器的级联计数器的级联)CLOCKRESET_LLOAD_LCNTEND0D1D2D3Q4Q5Q6Q774x16374x163思考：利用低位的进位控制高位的时钟行不行？思考：利用低位的进位控制高位的时钟行不行？Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1 13 3Modulo-m CounterModulo-m Counte
12、r(模模mm计数器（计数器（m 2m 2n n）)先进行级联，再整体置零或预置数先进行级联，再整体置零或预置数例：用例：用74x163构造模构造模193计数器计数器 两片两片163级联得级联得8位二进制计数器（位二进制计数器（0255）采用整体清零法，采用整体清零法，0192 采用采用整体预置数法整体预置数法，63255 25619363若若 m 可以分解：可以分解：m=m1m2分别实现分别实现m1和和m2，再级联再级联Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1 14 46310=(0011 1111)2 CLKCLRLD
13、ENPENTA QAB QBC QCD QD RCO74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCO74x16311001111+5VCLOCKCLR_LDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1515 CLKCLRLDENPENTA QAB QBC QCD QD RCO74x163 CLKCLRLDENPENTA QAB QBC QCD QD RCO74x16311001111CLOCKCLR_L+5VQ4Q5Q6Q7ENDigital Logic Design and Applicat
14、ion(数字逻辑设计及应用数字逻辑设计及应用)1616Analysis what the modulo of the following Analysis what the modulo of the following circuit is?circuit is?(分析下面的电路的模为多少？分析下面的电路的模为多少？)CLKCLRLDENPENTA QAB QBC QCD QD RCO74x163011+5VCLOCKQD QC QB QA0 0 0 00 1 1 00 1 1 11 0 0 01 1 1 01 1 1 1Digital Logic Design and Applicatio
15、n(数字逻辑设计及应用数字逻辑设计及应用)1 17 7ExerciseExercise：Analysis what the modulo of the following circuit is?(练习练习:分析下面的电路的模为多少？分析下面的电路的模为多少？)？CLKCLRLDENPENTA QAB QBC QCD QD RCO74x16301+5VCLOCK模模12计数器计数器QD：12分频分频占空比占空比50Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)18188.5 8.5 Shift Register（移位寄存器移位寄存
16、器）Serial Input(串行输入串行输入)SERINSEROUTSerial Output(串行输出串行输出)Serial-In,Serial-Out(串入串出移位寄存器串入串出移位寄存器)Can be used to delay aSignal by n clock ticks(可以使一个信号延迟可以使一个信号延迟n n 个时钟周期之后再输出个时钟周期之后再输出)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)1 19 9Serial-In,Parallel-Out Shift Register(串入并出移位寄存器串入并出
17、移位寄存器)Serial-In(串入串入)SERIN1Q2QNQParallel-Out(并出并出)Can be used to perform Serial-to-Parallel Conversion(可以用来完成可以用来完成串并转换串并转换)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2020Parallel-In,Serial-Out(并入串出移位寄存器并入串出移位寄存器)多路复用结构多路复用结构LOAD/SHIFTSERINSEROUTDigital Logic Design and Application(数字逻辑
18、设计及应用数字逻辑设计及应用)2121Parallel-In,Parallel-Out(并入并出移位寄存器并入并出移位寄存器)LOAD/SHIFTSERIN1Q2QNQDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)22228.5.2 MSI Shift Register 8.5.2 MSI Shift Register(MSI(MSI移位寄存器移位寄存器)CLKCLRSERASERB74x164QAQBQCQDQEQFQGQH CLK CLKINHSH/LDCLRSERABCDEFGH QH74x166SERASERBDigit
19、al Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2 23 34-Bit Universal Shift Register 4-Bit Universal Shift Register(4(4位通用移位寄存器位通用移位寄存器74x194)74x194)CLKCLRS1S0LIND QDC QCB QBA QARIN74x194S1 S0 功能功能0 0 保持保持0 1 右移右移1 0 左移左移1 1 载入载入Left Shift Input:From QD to QA(左移输入左移输入)Right Shift Input:From QA to
20、 QD(右移输入右移输入)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2 24 400S1S0保持保持S1 S0S1 S010左移左移01右移右移11载入载入Figure 8-41Qi*=S1S0Qi+S1S0Qi-1+S1S0Qi+1+S1S0INiDigital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)4-Bit Universal Shift Register 4-Bit Universal Shift Register(4(4位通用移位寄存器位通用移位寄存器747
21、4x194)x194)2 25 5S1 S0 功能功能0 0 保持保持0 1 右移右移1 0 左移左移1 1 载入载入LIN QHHQHCLR GQG CLK FQFS1 EQES0 DQDG1 CQCG2 BQBAQARIN QA74x299Use Bidirectional Three-State lines for Input and output(输入输出采用双向三态数据线输入输出采用双向三态数据线)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)8-Bit Universal Shift Register 8-Bit U
22、niversal Shift Register(8(8位通用移位寄存器位通用移位寄存器)2 26 6 CLKCLRS1S0LIND QDC QCB QBA QARIN74x194 CLKCLRS1S0LIND QDC QCB QBA QARINCLKCLRS1S0LINRIN移移位位寄寄存存器器的的扩扩展展ParallelParallelInputsInputs(并行输入并行输入（8 8位）位）)ParallelParallelOutputOutput(并行并行输出输出8 8位位)2 27 78.5.3 Shift-Register Counters8.5.3 Shift-Register C
23、ounters(移位寄存器计数器移位寄存器计数器)D0=F(Q0,Q1,Qn-1)Feedback Logic(反反 馈馈 逻逻 辑辑)D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3General Structure(一般结构一般结构)：Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)2 28 81000010000010010有效状态有效状态其他状态其他状态8.5.4 Ring Counters 8.5.4 Ring Counters(环型计数器环型计数器)D Q CK QD Q
24、CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3 非自启动的非自启动的无效状态无效状态D0=Qn-12 29 9有效状态有效状态无效状态无效状态D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF31000010000010010D0 D1 D2 D3自启动的自启动的自校正的自校正的Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)30308.5.5 Twisted-Ring 8.5.5 Twisted-Ring Co
25、unters（扭环计数器扭环计数器）D Q CK QD Q CK QD Q CK QD Q CK QCLKFF0FF1FF2FF3D0=Qn-100001000110011101111011100110001无效无效Normal State Cycle(有效的状态循环有效的状态循环)Self-correcting(自校正）自校正）Johnson,Moebius Counter3 31 1第第8 8章章 作业作业8.13(8.13)8.16(8.14)8.18(8.16)8.36(8.35)8.39(8.38)8.41(8.42)8.46(8.46)Digital Logic Design and Application(数字逻辑设计及应用数字逻辑设计及应用)3 32 2
