1、VHDL语言程序设计课程教学大纲VHDL语言程序设计课程教学大纲课 程 简 介课程简介: 本课程为软件工程专业嵌入式专业方向的专业课，是开发基于FPGA/CPLD嵌入式系统的必备基础。主要内容包括FPGA/CPLD目标器件的结构和工作原理、EDA技术和工作流程、VHDL基础知识、VHDL实用方法和设计深入、原理图输入法、LPM宏功能模块实用方法、状态机设计以及EDA优化设计。目的是为后续课程的学习和嵌入式系统的设计作必须的基础准备。课 程 大 纲一、课程的性质与任务： 本课程是软件工程专业的专业方向课程。教学任务主要包括使学生了解EDA技术的工作流程，正确使用开发平台，掌握以VHDL为代表的硬
2、件描述语言的基本知识、编程实用方法和工程设计方法，掌握原理图设计法、状态机设计法，能够正确使用IP Core和LPM等宏功能模块。 本课程是软件工程专业嵌入式专业方向的第一门专业方向课，是后续课程的必备基础，具有较重要的地位。二、课程的目的与基本要求： 本课程涉及到的学科基础知识面广，要求软硬件兼备，需要较好的学科基础。通过本课程的学习，最终达到能够设计基于FPGA/CPLD的ASIC，并能进行EDA优化的目的。三、面向专业：软件工程四、先修课程:计算系统基础五、本课程与其它课程的联系： 本课程的先行课程是计算系统基础。服务的主要后续课程包括基于FPGA的嵌入式软件开发、基于ARM的嵌入式软件
3、开发等。六、教学内容安排、要求、学时分配及作业：第一章 概述（2学时）1.1 EDA技术及其发展（C）1.2 硬件描述语言硬件描述语言种类、自顶向下设计方法、EDA工程设计流程。（A）1.3 面向FPGA/CPLD的开发流程设计输入、分析综合、布局布线、仿真、下载和硬件测试。（A）1.4 IP Core 及EDA技术发展趋势。（C）第二章 FPGA硬件特性与编程技术（8学时）2.1 PLD发展历程及其分类（c）2.2 低密度PLD工作原理PROM、PLA、PAL、GAL。（B）2.3 CPLD的结构与工作原理（B）2.4 FPGA的结构与工作原理查找表逻辑结构、cyclone 系列器件的结构与
4、原理。（A）2.5 硬件测试技术JTAG边界扫描测试、嵌入式逻辑分析仪。（B）2.6编程与配置（B）第三章 VHDL入门（6学时）3.1 组合逻辑电路描述多路选择器的VHDL描述、相关语句结构和语法。（A）3.2 时序逻辑电路描述D触发器的VHDL描述及其语法现象、实现时序电路的表述方法、异步时序电路设计。（A）3.3 含有层次结构的VHDL描述半加器、全加器、CASE语句、元件例化。（A）3.4 计数器设计加法计数器、整数数据类型、移位寄存器。（A）3.5 语句结构与语法小结（A）第四章 VHDL设计输入（2学时）4.1 十进制计数器实现流程创建工程、编译设置、编译、时序仿真、电路观察。（A
5、）4.2引脚设置和下载引脚锁定、配置文件下载。（B）4.3 SignalTap 实时测试。（B）第五章 VHDL深入（4学时）5.1 数据对象及其示例说明常数、变量、信号。（A）5.2 双向和三态电路信号赋值 三态门设计、双向端口设计、三态总线设计。（B）5.3 IF语句（A）5.4 进程格式、组成、要点。（A）5.5 并行语句例解（B）5.6 仿真延时固有延时、传输延时、仿真延时。（B）第六章 图形设计法（4学时）6.1 设计初步（A）6.2基于图形设计法的实例分析（A）第七章 LPM参数化宏功能模块应用（2学时）7.1 宏功能模块概述（B）7.2 宏功能模块应用实例（A）7.3 存储模块的
6、定制与应用定制RAM、定制FIFO、定制ROM。（A）7.4 嵌入式锁相环调用（B）第八章 有限状态机设计技术（6学时）8.1一般状态机TYPE语句、一般状态机的结构。（A）8.2 Moore状态机设计单进程状态机、多进程状态机。（A）8.3 Mealy状态机设计（B）8.4状态机的状态编码状态位直接输出型编码、顺序编码、一位热编码。（B）8.5非法状态处理（B）第九章 设计优化和时序分析（2学时）面积优化、速度优化、优化设置和时序分析。（B）第十章 VHDL程序结构与规则（2学时）10.1 实体语句结构、参数传递、参数映射、端口说明。（B）10.2 结构体结构体的格式、说明语句、功能描述语句
7、。（B）10.3 子程序函数、重载函数、过程、重载过程、转换函数、决断函数。（C）10.4 库库的种类、库的用法。（B）10.5 程序包程序包首、程序包体。（B）10.6 配置结构体配置、例化元件配置。（B）10.7 文字规则数字、字符串、标识符、下标名。（B）10.8 数据类型预定义数据类型、IEEE预定义标准逻辑位与矢量、数组。（A）10.9 操作符逻辑操作符、关系操作符、算术操作符。（A）第十一章 VHDL语句（4学时）11.1顺序语句赋值语句、IF、CASE、LOOP、NEXT、WAIT、RETURN、NULL。（B）11.2并行语句并行赋值语句、块语句、并行过程语句、元件例化语句、生
8、成语句。（B）11.3 属性描述与定义语句（C）各章节均需布置一定数量的作业，以巩固课堂教学，并通过习题课解决存在的问题。七、实验名称与类别:序号实验名称学时实验类别1输入、输出和多路选择器实验2设计型2组合逻辑电路的设计2设计型3锁存器、触发器和寄存器的研究2设计型4计数器的设计与实现2设计型5实时时钟的设计与实现2设计型6加法器、减法器和乘法器的设计与实现2设计型注:实验类别指:演示型、操作型、验证型、综合型、设计型、研究创新型八、实验目的、内容与要求实验1实验目的：熟悉实验开发板的基本功能和结构化设计方法实验内容：利用VHDL设计出多路选择器、译码器等电路模块，通过结构化的方法完成具有一
9、定实用功能的电路，以此熟悉开发板的功能，为后续实验打基础。实验要求：对功能模块和设计的工程进行分析综合、引脚分配、编成下载和硬件测试，提交完整的设计报告。实验2实验目的：学习组合逻辑电路的设计方法，进一步掌握结构化设计方法。实验内容：设计二进制十进制转换电路和BCD码加法器，建立有实用功能的工程。实验要求：对功能模块和设计的工程进行分析综合、引脚分配、编成下载和硬件测试，提交完整的设计报告。实验3实验目的：对锁存器、触发器和寄存器的特性进行学习和研究。实验内容：设计出锁存器、触发器和寄存器电路模块，并进行详细的时序分析。实验要求：对功能模块和设计的工程进行分析综合、引脚分配、编成下载和硬件测试
10、，提交完整的设计报告。实验4实验目的：认识设计优化的重要性。实验内容：设计4bit和16bit同步计数器，确定其最高工作频率等参数，并与LPM进行分析比较。实验要求：对功能模块和设计的工程进行分析综合、引脚分配、编成下载和硬件测试，提交完整的设计报告。实验5实验目的：设计实现实时时钟。实验内容：以实验开发板提供的时钟作为时钟原，实现标准秒脉冲时钟。实验要求：对功能模块和设计的工程进行分析综合、引脚分配、编成下载和硬件测试，提交完整的设计报告。实验6实验目的：掌握算术运算电路的设计方法。实验内容：通过VHDL编码和例化LPM两种方式实现加法器、减法器和乘法器。实验要求：对功能模块和设计的工程进行分析综合、引脚分配、编成下载和硬件测试，提交完整的设计报告。九、教材与参考书：本课程选用教材:潘松 黄继业 主编 EDA技术与VHDL，清华大学出版社出版。本课程推荐参考书:谭会生 张昌凡 编著EDA技术及应用，西安电子科技大学出版社出版。Quartus开发平台帮助文件。十、本课程理论课及实验课的考核方式:理论课考核方式：闭卷考试实验课考试方式：实验报告执笔:审核:批准人:时间:5 / 5
