1、 第第10章章 时序逻辑电路的应用时序逻辑电路的应用本章主要内容本章主要内容(1)寄存器寄存器(2)串行加法器串行加法器(3)计数器计数器10.1寄存器寄存器n寄存器是数字系统和计算机中用来存放数据或代寄存器是数字系统和计算机中用来存放数据或代码的一种基本逻辑部件，它由多位触发器连接而码的一种基本逻辑部件，它由多位触发器连接而成。成。n从具体用途来分，它有多种类型，如运算器中的从具体用途来分，它有多种类型，如运算器中的数据寄存器数据寄存器、存储器中的、存储器中的地址寄存器地址寄存器、控制器中、控制器中的的指令寄存器指令寄存器、I/O接口电路中的接口电路中的命令寄存器、状命令寄存器、状态寄存器态
2、寄存器等等。等等。n从基本功能上来分类，分为从基本功能上来分类，分为“没有移位功能的代没有移位功能的代码寄存器码寄存器”和和“具有移位功能的移位寄存器具有移位功能的移位寄存器”。10.1.1 代码寄存器代码寄存器n主要用来接收、寄存和传送数据或代码主要用来接收、寄存和传送数据或代码n一个由一个由D触发器构成的触发器构成的4位代码寄存器如下图所示：位代码寄存器如下图所示：由图可见，由图可见，4位输入数据同时进入寄存器，寄存器的四个输出端是同时有效的，位输入数据同时进入寄存器，寄存器的四个输出端是同时有效的，这样的寄存器称为这样的寄存器称为“并行输入并行输出并行输入并行输出”(Parallel-I
3、nput Parallel-Output)寄存器。寄存器。代码寄存器常常需要接收控制和清零功能，如下图所示：代码寄存器常常需要接收控制和清零功能，如下图所示：QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDCLOCKIN4IN3IN2IN1OUT4OUT3OUT2OUT1同步清零方式同步清零方式QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDCLOCKLOADCLEARIN4IN3IN2IN1OUT4OUT3OUT1OUT2n当当LOAD=1(CLEAR=0)时，时钟脉冲到来，数据进入寄时，时钟脉冲到来，数据进入寄存器。存器。n当当CLEAR=1
4、时，时钟脉冲到来，将整个寄存器清时，时钟脉冲到来，将整个寄存器清0；当；当CLEAR=0时，寄存器可以进行正常的数据输入操作。时，寄存器可以进行正常的数据输入操作。异步清零方式异步清零方式n下图所示的代码寄存器，其清下图所示的代码寄存器，其清0操作是通过触发器的复位操作是通过触发器的复位端端CLR来实现的，称为异步来实现的，称为异步(Asynchronous)清清0方式。方式。n在这种方式下，清零方式独立于时钟在这种方式下，清零方式独立于时钟CLOCK。它与上图。它与上图所示的清所示的清0方式不同，那里是靠时钟脉冲本身将方式不同，那里是靠时钟脉冲本身将D端的端的“0”打入触发器的。打入触发器的
5、。QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDIN4IN3IN2IN1CLEARCLOCK由由JK触发器组成的触发器组成的4位代码寄存器位代码寄存器JQQKSETCLRJQQKSETCLRIN4IN1OUT4OUT1LOADCLEARCLOCKn以上几种代码寄存器全为以上几种代码寄存器全为“并入并入-并出并出”寄存器。寄存器。n在介绍了移位寄存器后，还会看到在介绍了移位寄存器后，还会看到“并入并入-串出串出”、“串入串入-并出并出”以及以及“串入串入-串出串出”的寄存器。的寄存器。10.1.2 移位寄存器移位寄存器具有使代码或数据移位功能的寄存器称为移位寄存器。它具
6、有使代码或数据移位功能的寄存器称为移位寄存器。它是计算机和数字电子装置中常用的逻辑部件。是计算机和数字电子装置中常用的逻辑部件。1.移位寄存器的构成移位寄存器的构成 串入串入-串出的右移寄存器：串出的右移寄存器：QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDCLOCKINPUTOUTPUT n并入并入-串出串出的右移寄存器的右移寄存器QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRD+ABCDCLOCK移位控制移位控制并行输入控制并行输入控制串行输出串行输出n串入串入-并出并出的移位寄存器的移位寄存器n位移位寄存器并行输出并行输出移位脉冲移位控制
7、串行输入串行输入双向移位寄存器双向移位寄存器QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRD+CLOCK左移输入左移输入右移输入右移输入+右移控制右移控制左移控制左移控制n双向移位寄存器的控制与操作：双向移位寄存器的控制与操作：左移控制左移控制右移控制右移控制操作操作00把寄存器清把寄存器清001右移右移10左移左移11不允许不允许2.移位寄存器的应用移位寄存器的应用n例例1 利用移位寄存器进行代码在两个寄存器间的串行相互利用移位寄存器进行代码在两个寄存器间的串行相互传送。传送。(A)(B)如图如图10.7；(A)(B)，且要求，且要求A的内容不变的内容不变图图10.8
8、。n例例2 移位寄存器在数据通信中的应用：移位寄存器在数据通信中的应用：移位寄存器A移位寄存器B并行数字系统A并行数字系统Bn例例3 利用移位寄存器实现码序列检测器利用移位寄存器实现码序列检测器1101CLOCKX串 行 输 入Z1Z时间选通时间选通3.累加寄存器累加寄存器二进制数二进制数a和和b分别存放在寄存器分别存放在寄存器RA和和RB之中，通常表示为之中，通常表示为(RA)=a,(RB)=b.实现实现a和和b相加，并把和数存放在相加，并把和数存放在RA之中，之中，可表示为：可表示为：RA(RA)+(RB).寄存器寄存器RA称为累加寄存器，简称称为累加寄存器，简称累加器累加器。它是计算机算
9、术逻辑部件的基本组成部件。它是计算机算术逻辑部件的基本组成部件。注意，它既是存放操作数的寄存器，又是存放操作结果的寄注意，它既是存放操作数的寄存器，又是存放操作结果的寄存器。存器。累加寄存器累加寄存器QQSETCLRDF AQRB iC L O C KC iCi-1S iRAiRBiaibi10.2 串行加法器串行加法器n前面讨论的加法器称为前面讨论的加法器称为并行加法器并行加法器。相加的二进制数有多。相加的二进制数有多少位就相应需要多少位全加器电路，各位的加法操作是并少位就相应需要多少位全加器电路，各位的加法操作是并行进行的。行进行的。n在实际使用中，对于速度要求不高的场合，还可采用在实际使
10、用中，对于速度要求不高的场合，还可采用串行串行加法器加法器。串行加法器串行加法器典型的时序电路框图比较：比较：n串行加法器结构比并行加法器简单，所用设备较省。串行加法器结构比并行加法器简单，所用设备较省。n串行加法器速度比并行加法器慢，实现串行加法器速度比并行加法器慢，实现n位二进制数相加，位二进制数相加，串行加法器需要串行加法器需要n个个CP脉冲才能完成，而并行加法器只需脉冲才能完成，而并行加法器只需一个一个CP脉冲即可完成。脉冲即可完成。10.3 计数器计数器1.二进制异步计数器：二进制异步计数器：n工作特性：各级触发器的翻转不是同时的，每位触发器的工作特性：各级触发器的翻转不是同时的，每
11、位触发器的翻转要依赖于前一位触发器从翻转要依赖于前一位触发器从1到到0的翻转。的翻转。二进制异步计数器二进制异步计数器n工作波形：逐级波形的二分频工作波形：逐级波形的二分频计数脉冲Q1Q2Q3二进制异步计数器的状态转换表二进制异步计数器的状态转换表计数脉冲序号计数脉冲序号Q3 Q2 Q1Q3(n+1)Q2(n+1)Q1(n+1)00 0 0 0 0 110 0 1 0 1 020 1 0 0 1 130 1 1 1 0 041 0 0 1 0 151 0 1 1 1 061 1 0 1 1 171 1 1 0 0 02.二进制同步计数器二进制同步计数器n特点特点：计数脉冲同时作用到各位触发器的
12、：计数脉冲同时作用到各位触发器的CP端，当计数端，当计数脉冲到来后，该翻转的触发器都同时翻转。同步计数器也脉冲到来后，该翻转的触发器都同时翻转。同步计数器也称并行计数器。称并行计数器。(1)二进制同步加二进制同步加1计数器计数器n计数器的计数器的“模模”：计数器工作时总是从某个计数器工作时总是从某个起始状态出发，依次经过起始状态出发，依次经过所有状态后完成一次循环，所有状态后完成一次循环，通常称一次循环所包括的通常称一次循环所包括的状态数为状态数为计数器的计数器的“模模”。n3位二进制同步加位二进制同步加1计数器计数器的状态转换图如右图所示的状态转换图如右图所示(可见可见,该计数器的模为该计数
13、器的模为8).其状态转换表同前面的二其状态转换表同前面的二进制异步计数器进制异步计数器.000001010011111110101100用用D触发器构成三位二进制同步加触发器构成三位二进制同步加1计数器计数器n第一步：列出状态转换表（简称状态表）第一步：列出状态转换表（简称状态表）n第二步：列出触发器的激励函数表（简称激励表），以求第二步：列出触发器的激励函数表（简称激励表），以求出各触发器的出各触发器的D端激励函数表达式。端激励函数表达式。*激励表与次态真值表的表示形式不同：激励表与次态真值表的表示形式不同：n次态真值表：次态真值表：自变量：触发器的输入和现态自变量：触发器的输入和现态因变量
14、：次态因变量：次态n激励表：激励表：自变量：触发器的现态、次态自变量：触发器的现态、次态因变量：输入因变量：输入n也可以说，激励表说明的是触发器从现态转到某种次态时也可以说，激励表说明的是触发器从现态转到某种次态时对其输入条件的要求。对其输入条件的要求。n各种触发器的激励表可以从次态真值表直接推出。各种触发器的激励表可以从次态真值表直接推出。从次态真值表推出激励表从次态真值表推出激励表(以以D触发器为例触发器为例)D触发器的次态真值表触发器的次态真值表D触发器的激励表触发器的激励表输入输入现态现态次态次态DQQn+1 000010101111现态现态次态次态输入输入QQn+1 D0001000
15、111113位二进制加位二进制加1计数器的激励表计数器的激励表现态次态输入Q3 Q2 Q1Q3(n+1)Q2(n+1)Q1(n+1)D3 D2 D10 0 00 0 10 0 10 0 10 1 00 1 00 1 00 1 10 1 10 1 11 0 01 0 01 0 01 0 11 0 11 0 11 1 01 1 01 1 01 1 11 1 11 1 10 0 00 0 0n第三步：利用卡诺图化简，得到第三步：利用卡诺图化简，得到D3,D2,D1的的激励函数表达式：激励函数表达式：112121232132313QDQQQQDQQQQQQQDn第四步：根据激励函数表达式画出逻辑图第四
16、步：根据激励函数表达式画出逻辑图QQSETCLRDQQSETCLRDQQSETCLRD+Q3Q1Q3Q2Q3Q2Q1 Q2Q1Q2 Q1计数脉冲计数脉冲(2)二进制同步减二进制同步减1计数器计数器减减1计数器的计数器的状态图与二进制同步加状态图与二进制同步加1计数器相似，仅流向计数器相似，仅流向相反。相反。(3)可逆计数器可逆计数器n可逆计数器是可逆计数器是兼有递加和递减两种功能兼有递加和递减两种功能的计数器，它能按的计数器，它能按照给定的控制信号从递加计数转换成递减计数，或者从递照给定的控制信号从递加计数转换成递减计数，或者从递减计数转换成递加计数，所以也称可逆计数器为减计数转换成递加计数，
17、所以也称可逆计数器为双向计数双向计数器器。n为了实现加、减计数功能，可逆计数器应设为了实现加、减计数功能，可逆计数器应设“加加1控制控制”和和“减减1控制控制”，有的还设有，有的还设有“计数控制计数控制”。一个由。一个由T触发触发器及有关控制电路构成的可逆二进制同步计数器如器及有关控制电路构成的可逆二进制同步计数器如图图10.19所示所示。图图10.19 可逆计数器可逆计数器n由图由图10.19可以看出：当计数控制为可以看出：当计数控制为1时，若加时，若加1控制为控制为1，减减1控制为控制为0，则该计数，则该计数器具有加器具有加1计数功能计数功能；n当计数控制为当计数控制为1，若加，若加1控制
18、为控制为0，而减，而减1控制为控制为1时，则该时，则该计数器具有减计数器具有减1计数功能；计数功能；n当计数控制为当计数控制为0时，计数器不计数。显然，在计数控制为时，计数器不计数。显然，在计数控制为1时，加时，加1控制和减控制和减1控制不允许同时为控制不允许同时为1。10.3.4 非二进制计数器非二进制计数器n类型：十进制、八进制、循环码等类型：十进制、八进制、循环码等 举例：用举例：用D触发器设计触发器设计8421编码的十进制加编码的十进制加1计数器：计数器：n第一步：列状态转换表第一步：列状态转换表状态转换表状态转换表Q4Q3Q2Q1Q4(n+1)Q3(n+1)Q2(n+1)Q1(n+1
19、)0 0 0 00 0 0 1 0 0 0 10 0 1 0 0 0 1 00 0 1 1 0 0 1 10 1 0 0 0 1 0 00 1 0 1 0 1 0 10 1 1 0 0 1 1 00 1 1 1 0 1 1 11 0 0 0 1 0 0 01 0 0 1 1 0 0 10 0 0 0 1 0 1 0d 1 d 0 d 1 d 1 1 0 1 1d 0 d 1 d 0 d 0 1 1 0 0d 1 d 1 d 0 d 1 1 1 0 1d 0 d 1 D 0 d 0 1 1 1 0d 1 d 1 d 1 d 1 1 1 1 1d 1 d 0 d 0 d 0 n第二步：卡诺图化简，
20、求各第二步：卡诺图化简，求各D触发器的激励函数表达式。触发器的激励函数表达式。n第三步：画出计数器的逻辑图。第三步：画出计数器的逻辑图。n第四步：检查所有设计的计数器是否存在第四步：检查所有设计的计数器是否存在“挂起挂起”现象。现象。n方法：方法：在用卡诺图化简时，被圈的在用卡诺图化简时，被圈的d当作了当作了1，未被圈的，未被圈的d当作当作0，于是可将状态表改画。，于是可将状态表改画。n由此画出的相应的状态转换图称为由此画出的相应的状态转换图称为完整状态图，完整状态图，其中既包其中既包含含有效状态序列有效状态序列，也包含，也包含偏离状态序列偏离状态序列。n如果偏离状态经过几个节拍能够自动进入有
21、效状态序列，如果偏离状态经过几个节拍能够自动进入有效状态序列，则所设计的计数器不存在则所设计的计数器不存在“挂起挂起”现象。“挂起挂起”现象现象n完整状态图如右图。可见完整状态图如右图。可见所设计的计数器不存在所设计的计数器不存在“挂起挂起”现象。现象。n如果检查结果存在如果检查结果存在“挂起挂起”现象，则可在卡诺图上圈现象，则可在卡诺图上圈画求激励函数表达式时作画求激励函数表达式时作适当调整，使偏离状态不适当调整，使偏离状态不自身循环。自身循环。0123411987651012131514有效状态序列有效状态序列偏离状态序列偏离状态序列10.3.5 组合计数器组合计数器高位计数器（模（模N N）低位计数器（模（模M M）计数脉冲进位进位计数脉冲模模M M*N N第第10章章 作业作业nP283 10.1 10.2 10.4 10.5 10.7
