1、1第十六章第十六章 组合逻辑电路组合逻辑电路2 概述概述逻辑电路逻辑电路组合组合逻辑电路逻辑电路时序时序逻辑电路逻辑电路功能：功能：输出只取决于输出只取决于 当前的输入。当前的输入。组成：组成：门电路，不存在门电路，不存在记忆元件。记忆元件。功能：功能：输出取决于当输出取决于当前的输入和原前的输入和原来的状态。来的状态。组成：组成：组合电路、记组合电路、记忆元件。忆元件。3组合逻辑电路的研究内容：组合逻辑电路的研究内容：分析：分析：设计：设计：给定给定 逻辑图逻辑图得到得到逻辑功能逻辑功能分析分析 给定给定逻辑功能逻辑功能画出画出 逻辑图逻辑图设计设计41.由给定的逻辑电路图逐级写出逻辑关系表
2、达式。由给定的逻辑电路图逐级写出逻辑关系表达式。1、分析步骤、分析步骤 2.用逻辑代数或卡诺图对逻辑表达式进行化简。用逻辑代数或卡诺图对逻辑表达式进行化简。3.列出输入输出真值表（状态表）并得出结论。列出输入输出真值表（状态表）并得出结论。电路电路 结构结构输入输出之间输入输出之间的逻辑关系的逻辑关系一、组合逻辑电路的分析一、组合逻辑电路的分析16-1 组合逻辑电路的分析及设计组合逻辑电路的分析及设计5例例1：分析下图的逻辑功能。分析下图的逻辑功能。&ABFABABBA BABA BABAF BABABABA 2、例题、例题116A B F 0 0 1 0 1 0 1 0 0 1 1 1 真值
3、表真值表特点：特点：输入相同为输入相同为“1”；输入不同为输入不同为“0”。同或门同或门BABABABAF=1ABF7例例2：分析所示逻辑电路的功能。分析所示逻辑电路的功能。111111 18真值表：真值表：逻辑功能：逻辑功能：输入中有奇数个输入中有奇数个1时，输出为时，输出为1ABCCBACBACBAL表达式（本例已是最简）：表达式（本例已是最简）：9表达式：表达式：例例3：分析所示电路的逻辑功能。分析所示电路的逻辑功能。F（）（）10真值表：真值表：逻辑功能：逻辑功能：当输入当输入D1 D4中有奇数中有奇数个个“1”时，输出时，输出F为为0。换一个角度看：换一个角度看：D4 D1、F 五位
4、中五位中“1”的个数总是为奇的个数总是为奇数。数。这就是一个这就是一个奇校验码奇校验码产生器。产生器。F（）（）11任务任务要求要求最简单的最简单的逻辑电路逻辑电路1.指定实际问题的逻辑含义，列出真值表。指定实际问题的逻辑含义，列出真值表。1、设计步骤、设计步骤2.用逻辑代数或卡诺图对逻辑关系式进行化简或用逻辑代数或卡诺图对逻辑关系式进行化简或按要求进行变换。按要求进行变换。3.画出逻辑电路。画出逻辑电路。二、组合逻辑电路的设计二、组合逻辑电路的设计12例例1：设计三人表决电路（设计三人表决电路（A、B、C）。每人一个按键，）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯如果同意则
5、按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。表示，多数同意时指示灯亮，否则不亮。1）首先指明逻辑符号取）首先指明逻辑符号取“0”、“1”的含义。的含义。2）根据题意列出真值表。根据题意列出真值表。真值表真值表 三个按键三个按键A、B、C按下时为按下时为“1”，不按时为，不按时为“0”。灯是。灯是F，灯，灯亮为亮为“1”，否则为，否则为“0”。2、例题、例题13A B C F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 真值表真值表3）画出卡诺图，并用卡画出卡诺图，并用卡诺图化简。诺图化简
6、。ABC00011110010 0 1 0 0 1 1 1 ABACBCCABCABF 144）根据逻辑表达式画出逻辑图。）根据逻辑表达式画出逻辑图。CABCABF&1&AB BCF 用与或门实现用与或门实现15CABCAB CABCAB&ABCFCABCABF 若用与非门实现若用与非门实现16例例2:列车排队电路列车排队电路设计要求设计要求:在铁路上有在铁路上有特快车特快车 直快车直快车 慢车慢车三种车三种车次次,这三种车都请求发车时，就具有一个优先这三种车都请求发车时，就具有一个优先 权问题。权问题。17解：解：分析分析1）设特快车为）设特快车为A，直快车为，直快车为B，慢车为，慢车为C，
7、并把它，并把它们作为输入信号。同时，把们作为输入信号。同时，把A B C的取值定为：的取值定为：“1”表示请求发车，表示请求发车，“0”表示没有请求。表示没有请求。2）设）设F1为特快的发车信号；为特快的发车信号；F2为直快的发车信号；为直快的发车信号；F3为慢车的发车信号。为慢车的发车信号。同时，同时，F1 F2 F3的取值定为：的取值定为：“1”表示发车，表示发车，“0”表示不发车。表示不发车。18列真值表列真值表写出表达式写出表达式画电路图画电路图19 加法运算是算术运算中最基本的运算，实现这加法运算是算术运算中最基本的运算，实现这种运算通常采用种运算通常采用半加器半加器和和全加器全加器
8、。16-2 加法器加法器201 1 0 11 0 0 1+举例：举例：A=1101,B=1001，计算计算A+B。011010011加法运算的基本规则加法运算的基本规则：(1)逢二进一。逢二进一。(2)最低位是两个数最低位的叠加，不需考虑进位。最低位是两个数最低位的叠加，不需考虑进位。(3)其余各位都是三个数相加，包括加数、被加数其余各位都是三个数相加，包括加数、被加数和低位送来的进位。和低位送来的进位。(4)任何位相加都产生两个结果：本位和、向高位任何位相加都产生两个结果：本位和、向高位的进位。的进位。用半加器实现用半加器实现用全加器实现用全加器实现211、半加器、半加器:能对两个能对两个1
9、位二进制数进行相加而求得和及位二进制数进行相加而求得和及进位的逻辑电路称为半加器。进位的逻辑电路称为半加器。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS加数加数本位本位的和的和向高向高位的位的进位进位一、一位加法器一、一位加法器22=1&AiBiSiCiAiBiSiCiC O半 加 器 符 号半 加 器 电 路 图iiiiiiiiiiBACBABABAS232、全加器、全加器能对两个能对两个1位二进制数进行相加并考虑低位位二进制数进行相加并考虑低位送来的进位，即相当于送来的进位，即相当于3个个1位二进制数相加，位二进制
10、数相加，求得和及进位的逻辑电路称为全加器。求得和及进位的逻辑电路称为全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1Ai、Bi：加数，：加数，Ci-1：低位来的进位，低位来的进位，Si：本位的和，：本位的和，Ci：向高位的进位。：向高位的进位。24Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 11111iiiiiiiiiiiiiCBACBACBACBASiiiiiiii
11、iBACBACBAC1125iiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBAC1111)()(=1&AiBiCi-1SiCi (a)逻辑图 (c)国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b)曾用符号CI CO&FA=111111111111)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACBCBACBACBACBACBAS261111)()(iiiiiiiiiiiiiCSCSCBABACBABASiiiiiiiiiiiBASCBACBABAC11)(半加和：半加和：所以，全加和：所以，
12、全加和：iiiiiiiiBACBABABAS思考：如何用半加器完成全加器？271111)()(iiiiiiiiiiiiiCSCSCBABACBABASiiiiiiiiiiiBASCBACBABAC11)(半加器半加器半加器半加器 1AiBiCi-1SiCisscc28实现多位二进制数相加的实现多位二进制数相加的集成集成电路电路串行进位加法器串行进位加法器：把把n位全加器串联起来，低位全加器的进位输位全加器串联起来，低位全加器的进位输 出连接到相邻的高位全加器的进位输入。出连接到相邻的高位全加器的进位输入。：进位信号是由低位向高位逐级传递的，运算速度不高。进位信号是由低位向高位逐级传递的，运算速
13、度不高。二、多位加法器二、多位加法器 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI0292、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器）iiiBAG iiiBAP进位生成项进位生成项进位传递条件进位传递条件11)(iiiiiiiiiCPGCBABAC进位表达式进位表达式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGC
14、PGCCPSCPGCCPS11iiiiiiCPCBAS和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式30S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1&31 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CM
15、OS加法器 4008 引脚图A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的级连加法器的级连集成二进制集成二进制4位位超前进位加法器超前进位加法器32三、加法器的应用三、加法器的应用1、8421BCD码转换为余码转换为余3码码 BCD 码 0 0 1 1余 3 码 S
16、3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0BCD码码+0011=余余3码码33 在计算机中在计算机中CPU的核心部件为的核心部件为ALU（运算部件），（运算部件），它在实现二进制加它在实现二进制加/减运算时，不可能用一套加法器和减运算时，不可能用一套加法器和一套减法器。为节省一套减法器。为节省ALU的资源所有的算术运算只用的资源所有的算术运算只用一套加法器来完成。对于减法而言它采用一套加法器来完成。对于减法而言它采用被减数被减数+减数减数的补码的补码来完成。下面给出加来完成。下面给出加/减器。减器。2、二进制并行加法、二进制并行加法/减法器减法器二进制数
17、的补码二进制数的补码=二进制数的反码二进制数的反码+134 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被 加 数/被 减 数加 数/减 数加 减 控 制35M=0，做二进制加法（称为，做二进制加法（称为串行串行）。）。M=1，做二进制减法，做二进制减法，36C0-10时，时，B 0=B，电路，电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B+1运算。运算。S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被 加 数/被 减 数加 数/减 数加
18、 减 控 制37 两个用两个用BCD码表示的数字相加，并以码表示的数字相加，并以BCD码给出其和码给出其和的电路称为的电路称为BCD码加法器。两个一位十进制数相加，码加法器。两个一位十进制数相加，若若考虑低位的进位，其和应为考虑低位的进位，其和应为019。8421 BCD码加法器的码加法器的输入、输出都应用输入、输出都应用8421 BCD码表示，而四位二进制加法码表示，而四位二进制加法器是按二进制数进行运算的，因此必须将输出的二进制数器是按二进制数进行运算的，因此必须将输出的二进制数(和数和数)进行等值变换。下表列出了与十进制数进行等值变换。下表列出了与十进制数019相应的相应的二进制数及二进
19、制数及8421 BCD码。从表中看出，当和小于等于码。从表中看出，当和小于等于9时时不需要修正，当和大于不需要修正，当和大于9时需要加时需要加6(0110)修正，即当和大修正，即当和大于于9时，二进制和数加时，二进制和数加6(0110)才等于相应的才等于相应的8421 BCD码。码。从表中还看出，当和大于从表中还看出，当和大于9时，时，D10=1，因此可以用，因此可以用D10来来控制是否需要修正，即控制是否需要修正，即D10=1时，和加时，和加6，D10=0时则不加。时则不加。3、用四位加法器构成一位用四位加法器构成一位8421 BCD码加法器码加法器38十进制数十进制数019与相应的二进制数
20、及与相应的二进制数及8421BCD码码 39 D10可以据表求出：当可以据表求出：当B4=1时，时，D10一定为一定为1；当；当B4=0，B3B2B1B0从从1010到到1111时，时，D10=1。故可求得。故可求得 1323410BBBBBD 下图表示用下图表示用2片四位二进制全加器完成两个一位片四位二进制全加器完成两个一位8421 BCD码的加法运算电路，第码的加法运算电路，第片完成二进数相加的操作，片完成二进数相加的操作，第第片完成和的修正操作。图中，第一片输出的二进制数为片完成和的修正操作。图中，第一片输出的二进制数为C4、S3、S2、S1、S0，第二片完成和的修正操作，根据上式，第二
21、片完成和的修正操作，根据上式可求得可求得8421BCD码的进位输出为码的进位输出为 13234SSSSCC40一位一位8421 BCD码加法器码加法器 C0A0A1A2A3B0B1B2B3C4S3S2S1S0被加数A加数进位输入四位加法器C0A0A1A2A3B0B1B2B3C4S3S2S1S0和数S四位加法器&1进位输出CB41小结小结 能对两个能对两个1位二进制数进行相加而求得和及进位位二进制数进行相加而求得和及进位的逻辑电路称为的逻辑电路称为半加器半加器。能对两个能对两个1位二进制数进行相加并考虑低位来的位二进制数进行相加并考虑低位来的进位，即相当于进位，即相当于3 3个个1位二进制数的相
22、加，求得和及位二进制数的相加，求得和及进位的逻辑电路称为进位的逻辑电路称为全加器全加器。实现多位二进制数相加的电路称为加法器。按实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为照进位方式的不同，加法器分为串行进位加法器串行进位加法器和和超前进位加法器超前进位加法器两种。串行进位加法器电路简单、两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复但速度较慢，超前进位加法器速度较快、但电路复杂。杂。加法器除用来实现加法器除用来实现两个二进制数相加两个二进制数相加外，还可外，还可用来用来设计代码转换电路设计代码转换电路、二进制减法器二进制减法器等。等。421
23、6-3 数值比较器（数值比较器（COMP）比较器的分类：比较器的分类：（1）仅比较两个数是否相等。）仅比较两个数是否相等。（2）除比较两个数是否相等外，还要比较两个）除比较两个数是否相等外，还要比较两个数的大小。数的大小。第一类的逻辑功能较简单，下面重点介绍第一类的逻辑功能较简单，下面重点介绍第二类第二类比较器。比较器。43 将两个一位数将两个一位数A和和B进行大小比较，一般有三种可能：进行大小比较，一般有三种可能：AB,AB,FABF AB）i-1（A=B）i-1（AB）i（A=B）i（AB3 1 0 0A3=B3 A2=B2 A1=B1 A0=B0 0 1 0A3=B3 A2=B2 A1=
24、B1 A0 B0 1 0 0A3=B3 A2=B2 A1 B1 1 0 0A3=B3 A2B2 1 0 0A3 B)(A=B)(AB)i”端和端和“(AB)i”端都接端都接0，这样就能完整地比较这样就能完整地比较出三种可能的结果。出三种可能的结果。(2)若要扩展比较位数时，可应用若要扩展比较位数时，可应用级联输入级联输入端作片间连接。端作片间连接。由功能表可以看出由功能表可以看出,当当A3A2A1A0=B3B2B1B0时，时，比较的结果决定于比较的结果决定于“级联输入级联输入”端端这说明：这说明：52A3B3A2B2A BA BA BA1B1A0B0FA BFA BFA B11&1111&四位
25、数值比较器四位数值比较器74LS85逻辑图逻辑图 53根据比较规则，可得到根据比较规则，可得到四位数码比较器逻辑式：四位数码比较器逻辑式：A=B:BAE)ba)(ba)(ba)(ba(00112233AB,FAB,AB）i（ABA=BAB）i（ABA=BAB AC，则，则A最大；最大；若若AB AB）i（ABA=BAB）i（ABA=BABB1B0B3B2（A=B）i11A1A0A3A2B1B0B3B2A1A0A3A2B1B0B3B2A1A0A3A2A与与C作比较作比较A与与B作比较作比较必必接接好好必必接接好好(1)(2)6016-4 编码器编码器 所谓所谓编码编码就是赋予选定的一系列二进制代
26、码以就是赋予选定的一系列二进制代码以固定的含义。固定的含义。n个二进制代码（个二进制代码（n位二进制数）有位二进制数）有2n种种不同的组合，可以表示不同的组合，可以表示2n个信号。个信号。一、二进制编码器一、二进制编码器二进制编码器的作用：二进制编码器的作用：将一系列信号状态编制成将一系列信号状态编制成二进制代码。二进制代码。将有特定含义的输入信号编成不同代码输出的组将有特定含义的输入信号编成不同代码输出的组合逻辑电路，称为合逻辑电路，称为编码器编码器。也叫也叫2n线线-n线编码器线编码器61例：例：用与非门组成三位二进制编码器。用与非门组成三位二进制编码器。-八线八线-三线编码器三线编码器
27、设八个输入端为设八个输入端为I0 I7八种状态，八种状态，与之对应的输出设为与之对应的输出设为A、B、C，共三，共三位二进制数。位二进制数。设计编码器的过程与设计一般的组合设计编码器的过程与设计一般的组合逻辑电路相同，首先要列出编码表（即真逻辑电路相同，首先要列出编码表（即真值表），然后写出逻辑表达式并进行化简，值表），然后写出逻辑表达式并进行化简，最后画出逻辑图最后画出逻辑图。62 表达式表达式：编码表（真值表）编码表（真值表）638线线-3线线编码器逻辑图编码器逻辑图1I0I1I2I3I4I5I6I7&ABC648线线-3线线 编码器逻辑图编码器逻辑图265二、二、二进制优先编码器二进制优
28、先编码器 优先编码器常用于优先中断系统和键盘编码。与普优先编码器常用于优先中断系统和键盘编码。与普通编码器不同，优先编码器通编码器不同，优先编码器允许多个输入信号同时有允许多个输入信号同时有效效，但它只，但它只按按其中其中优先级别最高优先级别最高的有效输入信号的有效输入信号编码编码，对级别较低的输入信号不予理睬。对级别较低的输入信号不予理睬。常用的优先编码器有：常用的优先编码器有：10线线4线优先编码器线优先编码器(如如74LS147)、8线线3线优先编码器线优先编码器(如如74LS148)。6674LS148E176543210CSCBAE074LS148二进制优先编码器的管脚图二进制优先编
29、码器的管脚图管脚管脚70为状态信号输入端，为状态信号输入端，电平有效，电平有效，7的优先级别最的优先级别最高，高，0的级别最低；的级别最低；C、B、A 为代码为代码(反码反码)输输出端，出端，C为最高位；为最高位；E0和和GS为输出使能端和优先编码工作状态标志，主要用于为输出使能端和优先编码工作状态标志，主要用于级联和扩展。级联和扩展。EI为输入使能为输入使能(允许允许)端，低端，低电平有效；电平有效；当当EI=0时，电路允许编码；时，电路允许编码；当当EI=1时，电路禁止编码时，电路禁止编码GSOI6774LS148的功能表的功能表 EIEOGS从功能表可以看出，当从功能表可以看出，当EI=
30、1时，表示电路禁止编码，时，表示电路禁止编码，即无论即无论70中有无有效信号，中有无有效信号，输出输出C、B、A均为高均为高电平（逻辑电平（逻辑1），），并且并且GS=EO=1。6874LS148的功能表的功能表 EIEOGS当当E1=0时，表示电路允许编码，如果时，表示电路允许编码，如果70中中有低电有低电平平(有效信号有效信号)输入，输入，则输出则输出C、B、A是申请编码中是申请编码中级别最高的编码输出级别最高的编码输出(注意是反码注意是反码)，并且，并且GS=0，EO=1；如果；如果70中中无有效信号输入无有效信号输入，则，则输出输出C、B、A均为高电平均为高电平，并且，并且GS=1,E
31、O=0。6974LS148的功能表的功能表 EIEOGS当当GS=1,EO=0 时，表示该电路时，表示该电路允许编码，但无码可编允许编码，但无码可编；当当GS=0，EO=1时，表示该电路时，表示该电路允许编码，并且正在允许编码，并且正在编码编码；当当GS=EO=1时，表示该电路时，表示该电路禁止编码，即无法编码禁止编码，即无法编码。从另一个角度理解从另一个角度理解GS 和和EO的作用的作用7016-5 译码器译码器译码是编码的逆过程，即将某二进制代码翻译译码是编码的逆过程，即将某二进制代码翻译成电路的某种状态。成电路的某种状态。一、二进制译码器及其集成器件一、二进制译码器及其集成器件二进制译码
32、器的作用：二进制译码器的作用：将将n种输入的组合译成种输入的组合译成2n种电路状态。也叫种电路状态。也叫n线线-2n线译码器。线译码器。译码器的输入译码器的输入 一组二进制代码一组二进制代码译码器的输出译码器的输出 一组高低电平信号一组高低电平信号常见的二进制译码器有常见的二进制译码器有24线译码器、线译码器、38线译码器线译码器和和416线译码器。线译码器。712-4线译码器线译码器74LS139的功能表的功能表EI0Y1Y2Y3Y 当当E=0时时，24译码器的输出函数分别为：译码器的输出函数分别为：,3210ABYBAYBAYBAYiY如果用如果用 表示表示i 端的输出，端的输出，mi表示
33、输入地址变量表示输入地址变量A、B的一个的一个最小项，则输出函数可写成最小项，则输出函数可写成)3,2,1,0(imEYii当使能端有效当使能端有效(E=0)时，它正好是时，它正好是输入变量最小项的非输入变量最小项的非。因此因此变量译码器也称为最小项发生器。变量译码器也称为最小项发生器。1、2-4线译码器线译码器72&1Y0Y2Y3YABEI2-4线译码器线译码器74LS139的内部线路（逻辑图）的内部线路（逻辑图）输入输入控制端控制端输出输出1111173EI1EI10A11A101Y11Y21Y31Y0A11A10Y11Y12Y13Y1EI2A2B202Y12Y22Y32YccVGND3Y
34、22Y21Y20Y2B2A2EI22-4线译码器线译码器74LS139管脚图管脚图一片一片139内含有两个内含有两个2-4线译码器线译码器74例：例：利用线译码器分时将采样数据送入计算机。利用线译码器分时将采样数据送入计算机。0Y1Y2Y3YABEI2-4线译线译码器码器ABCD三态门三态门三态门三态门三态门三态门三态门三态门AEBECEDE总线总线750Y1Y2Y3YABEI2-4线译线译码器码器ABCD三态门三态门三态门三态门三态门三态门三态门三态门AEBECEDE总线总线000全为全为1工作原理工作原理：（以：（以AB=00为例）为例）数据数据脱离总线脱离总线76 38线译码器功能表线译
35、码器功能表 2、3-8线译码器线译码器工作状态工作状态禁止工作禁止工作77如果用如果用 表示各输出端，则表示各输出端，则输出函数为输出函数为 iYBABAiiEEEEEEEiEmY221221)70(可见，当使能端有效可见，当使能端有效(E=1)时，时，每个输出函数也正好等于每个输出函数也正好等于输入变输入变量最小项的非量最小项的非。38线译码器逻辑表达式线译码器逻辑表达式 78 38线译码器逻辑图线译码器逻辑图 7938译码器 E1 E2A E2BA1A2A0Y0Y7Y6Y5Y4Y3Y2Y1 38线译码器逻辑符号线译码器逻辑符号 A2A0为输入端，为输入端，A2为高位。为高位。为信号输出端，
36、低电平有效。为信号输出端，低电平有效。E1、E2A、E2B为使能端。仅当为使能端。仅当E1为为“”，E2A、E2B都为都为“”时，译码器才有有效信号（低电平）输出；若有一时，译码器才有有效信号（低电平）输出；若有一个条件不满足，译码器不工作，输出全为高电平。个条件不满足，译码器不工作，输出全为高电平。70YY80二二-十十进制编码进制编码显示译显示译码器码器显示显示器件器件在数字系统中，常常需要将运算结果用人们在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到习惯的十进制显示出来，这就要用到显示译码器显示译码器。1、显示器件：、显示器件：常用的是常用的是七段显示器件。七段显
37、示器件。bcdefga二、二、数字显示译码器数字显示译码器(七段显示译码器七段显示译码器)81优点优点:工作电压低工作电压低 体积小体积小 寿命长寿命长 可靠性高。可靠性高。缺点：缺点：工作电流比较大，每一段的工作电流在工作电流比较大，每一段的工作电流在10mA 左右。左右。半导体数码管：半导体数码管：根据二极管的连接不同分为共阴根据二极管的连接不同分为共阴 共共 阳两种。如下图所示：阳两种。如下图所示：液晶显示器：液晶显示器：用于计算器用于计算器 电子手表电子手表 电子词典等。电子词典等。82abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0
38、 1 1 0 1e七段数码显示器件的工作原理：七段数码显示器件的工作原理：83共阴极数码显示器真值表共阴极数码显示器真值表842、七段显示译码器、七段显示译码器(典型芯片典型芯片7448)A3A0：8421BCD码输入码输入端。端。YaYg：七段数码显示器：七段数码显示器输出端。输出端。灭灯输入灭灯输入试灯输入试灯输入动态灭零输入动态灭零输入85015十六个字符显示十六个字符显示86 7448功能表功能表8788讨论讨论:89 设置这个状态的目的是为了能把不希望显设置这个状态的目的是为了能把不希望显示的零熄灭掉。示的零熄灭掉。例如：电子钟例如：电子钟9016-6 数据选择器及其集成器件数据选择
39、器及其集成器件 从一组数据中选择一路信号进行传输的电从一组数据中选择一路信号进行传输的电路，称为路，称为数据选择器（数据选择器（MUX）。控制信号控制信号输入信号输入信号输出信号输出信号 数据选择器类似一个多掷开关。选择哪一数据选择器类似一个多掷开关。选择哪一路信号由相应的一组控制信号控制。路信号由相应的一组控制信号控制。A0A1D3D2D1D0W91一位数据选择器：一位数据选择器：从从n个一位数据中选择一个数据。个一位数据中选择一个数据。m位数据选择器：位数据选择器：从从n个个m位数据中选择一个数据。位数据中选择一个数据。W3X3Y3W3X2Y2W3X1Y1W3X0Y0A控制信号控制信号四二
40、选一选择器四二选一选择器n=2,m=492一一 四选一数据选择器四选一数据选择器1、管脚介绍、管脚介绍D0 D3：输入端；：输入端；Y：输出端；：输出端；A1A0：地址端，对于不同的：地址端，对于不同的二进制地址输入，可按地址二进制地址输入，可按地址选择选择D0 D3中的一个数据输中的一个数据输出。出。EN：使能端，低电平有效使能端，低电平有效932、功能表、功能表3、工作原理、工作原理 EN=1，禁止工作，禁止工作，Y=0。EN=1，工作，工作，一般省略一般省略944、典型芯片、典型芯片:74153为双四选一为双四选一MUX。注意：两个四选一注意：两个四选一MUX共共用地址线（用地址线（A1
41、 A0）。95二二 八选一数据选择器（八选一数据选择器（74LS151）1、管脚介绍、管脚介绍D0 D7：输入端；：输入端；Y：输出端；：输出端；A2A1A0：地址端；：地址端；EN：使能端。：使能端。2、真值表、真值表96三三 应用应用1、功能扩展、功能扩展 利用端口少的器件的使能端扩展成一个端口多的利用端口少的器件的使能端扩展成一个端口多的MUX。用四选一用四选一(74153)实现八选一实现八选一97功能表：功能表：98D0D7EA0A1A2YD0D7EA0A1A2Y&A0A1A2A3D8D15 D0D7=0D0 D7=1D0 D7用用2片片74LS151（八选一）实现十六选一数据选择器（
42、八选一）实现十六选一数据选择器99D0D7EA0A1A2YD0D7EA0A1A2Y&A0A2A2A3D8D15 D0D7=1D8 D15=1D8 D15100用用5片四选一实现十六选一片四选一实现十六选一（树状型）（树状型）电路图电路图101功能表：功能表：102八选一实现三十二选一八选一实现三十二选一方法有两种：方法有两种：1）用一片）用一片2/4译码器，译码器，4片片8选选1，一个或门。一个或门。2）用树状型实现，用一片）用树状型实现，用一片4选选1，4片片8选选1 （电路图省略）（电路图省略）1032、实现逻辑函数、实现逻辑函数MUX的卡诺图的卡诺图104 由卡诺图可以看出由卡诺图可以看
43、出Di 相当于一个函数的函数相当于一个函数的函数值值,Di不同不同,函数也不同。因此，可以用数据选择器实函数也不同。因此，可以用数据选择器实现函数发生器。现函数发生器。105 试用试用8选选1数据选择器数据选择器74151实现逻辑函数实现逻辑函数:ABCCABCBABCA将逻辑函数转换成最小项表达式：将逻辑函数转换成最小项表达式：=m3+m5+m6+m7 画出连线图画出连线图ACBCABLACBCABL 当逻辑函数的变量个数和数据选择器的地址输入变当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。量个数相同时，可直接用数据选择器来实现逻辑函数。YAD3
44、474151G7DD DD162DY1DD02A5A0A B CL01图4.3.5 例4.3.1逻辑图106 当逻辑函数的变量个数大于数据选择器的地址输入当逻辑函数的变量个数大于数据选择器的地址输入变量个数时，需对输入端进行设置。变量个数时，需对输入端进行设置。CABCALCABCBABCA301201101001DAADAADAADAAYCABCAL试用试用4选选1数据选择器实现逻辑函数：数据选择器实现逻辑函数：将逻辑函数转换成最小项表达式：将逻辑函数转换成最小项表达式：选择器的输出函数是：选择器的输出函数是：设设AA1,BA0，比较两式，当选择器输入端的输，比较两式，当选择器输入端的输入情况为入情况为:CDDCDD3210,0时，逻辑函数时，逻辑函数L和和Y完全相等。完全相等。107AA1，B A0，CDDCDD3210,03DD12DYD0LA1A04选1数据选择器AB0C1G画出连线图画出连线图108用用4选一选一MUX实现实现F。4选选1数据选择器的输出函数为：数据选择器的输出函数为：109F
