《数据采集与分析技术》课件第5章.pptx

1、第5章 数/模转换器第 5 章 数/模转换器5.1 5.1 D/A D/A 转换原转换原理理5.5.2 D/A 2 D/A 转换器的性能指转换器的性能指标标5.3 5.3 典型典型的的D/A D/A 转换器转换器 DAC0832 DAC0832 5.4 5.4 高高速速D/A D/A 转换器转换器 AD9751AD9751第5章 数/模转换器与 A/D 转换器相反，数/模(D/A)转换器的作用是将离散的数字信号转换为连续变化的模拟信号。在应用计算机采集控制系统的领域中，D/A 转换器是不可缺少的重要组成部分。本章介绍了 D/A 转换的原理、性能指标，并以典型 D/A 芯片 DAC0832 以及

2、高速 D/A芯片 AD9751 为例详细描述了 D/A 芯片的应用方法。第5章 数/模转换器5.1 D/A 转换原理转换原理数字量是由一位一位的数码构成的，每个数位都代表一定的权。比如，二进制数1001，最高位的权是 23=8，此位上的代码 1 表示数值 12 3=8，最低位的权是 2 0=1，此位上的代码 1 表示数值 120=1，其他数位均为 0，所以二进制数 1001 就等于十进制数 9。为了把一个数字量变为模拟量，必须把每一位的数码按照权来转换为对应的模拟量，再把各模拟量相加，这样，得到的总模拟量便对应于给定的数据。第5章 数/模转换器 D/A 转换器的主要部件是电阻开关网络，通常是由

3、输入的二进制数的各位控制一些开关，通过电阻网络，在运算放大器的输入端产生与二进制数各位的权成比例的电流，经过运算放大器相加和转换而成为与二进制数成比例的模拟电压。D/A 转换的原理电路如图 5.1 所示，V REF 是一个足够精度的参考电压，运算放大器输入端的各支路对应待转换数据的第 0 位、第 1 位第 n-1 位。支路中的开关由对应的数位来控制，如果该数位为“1”，则对应的开关闭合;如果该数位为“0”，则对应的开关打开。各输入支路中的电阻分别为 R、2 R、4 R 这些电阻称为权电阻。它们把数字量转换成电模拟量，即把二进制数字量转换为与其数值成正比的电模拟量。第5章 数/模转换器图 5.1

4、 D/A 转换的原理电路第5章 数/模转换器5.2 D/A 转换器的性能指标转换器的性能指标1.分辨率分辨率分辨率是指 D/A 转换器能够转换的二进制位数。位数越多，分辨率越高。对一个分辨率为 n 位的 D/A 转换器，能够分辨的输入信号为满量程的 1/2n。例如:8 位的 D/A 转换器，若电压满量程为 5V，则能分辨的最小电压为 5V/28 20mV;10 位的 D/A 转换器，若电压满量程为 5V，则能分辨的最小电压为 5V/210 5mV。第5章 数/模转换器2.转换时间转换时间转换时间是指 D/A 转换器由数字量输入到转换输出稳定为止所需的时间。转换时间也叫稳定时间或者建立时间。当输

5、出的模拟量为电压时，建立时间较长，主要是输出运算放大器所需的时间。图 5.2 中所示的 t s 即为转换时间。第5章 数/模转换器图 5.2 D/A 的转换时间第5章 数/模转换器第5章 数/模转换器 4.线性误差线性误差线性误差用来描述当数字量变化时 D/A 输出的电模拟量按比例关系变化的程度。模拟量输出偏离理想输出的最大值称为线性误差。5.温度系数温度系数温度系数是指在规定的范围内，温度每变化 1 时增益、线性度、零点及偏移等参数的变化量。温度系数直接影响转换精度。第5章 数/模转换器5.3 典型的典型的 D/A 转换器转换器 DAC0832集成 D/A 转换器的类型很多，有多种分类方法。

6、按其转换方式可分为并行和串行两大类。按生产工艺可分为双极型(TTL 型)和 CMOS 型等，它们的精度和速度各不相同。按分辨率可分为 8 位、10 位、12 位、16 位等。按输出方式可分为电压输出型和电流输出型两类。第5章 数/模转换器不同生产厂家的 D/A 转换器的型号各不相同，例如美国国家半导体公司(NS)的 D/A芯片为 DAC 系列，美国模拟器件公司(AD)的 D/A 芯片为 AD 系列。下面简单介绍常用的 D/A 转换器芯片 DAC0832。DAC0832 芯片采用 CMOS 工艺，分辨率为 8 位，输出方式为电流输出型，转换时间约 1 s。第5章 数/模转换器1.主要性能主要性能

7、DAC0832 的主要性能如下:输入的数字量为 8 位。采用 CMOS 工艺，所有引脚的逻辑电平与 TTL 兼容。数字输入可以采用双缓冲、单缓冲或直通方式。转换时间为 1 s。转换精度为 1LSB。分辨率为 8 位。单一电源为 515V。功耗为 20mW。参考电压为+10-10V。第5章 数/模转换器2.内部结构内部结构DAC0832 的内部结构框图如图 5.3 所示。DAC0832 的内部由以下四部分组成:(1)8 位输入寄存器:可作为输入数据第一级缓冲。(2)8 位 DAC 寄存器:可作为输入数据第二级缓冲。(3)8 位 D/A 转换器:将 DAC 寄存器中的数据转换成具有一定比例的直流电

8、流。第5章 数/模转换器图 5.3 DAC0832 的内部结构框图第5章 数/模转换器(4)逻辑控制部分:DAC0832 芯片内部有两个数据缓冲器，分别由两组控制信号控制，当 D 7 D 0 上的数据锁存到输入寄存器中;当 时，输入寄存器中的数据被锁存到 DAC 寄存器中。第5章 数/模转换器3.引脚定义引脚定义DAC0832 的各引脚排列如图 5.4 所示，各引脚的功能定义如下。图 5.4 DAC0832 的引脚第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器4.工作方式工作方式DAC0832 有双缓冲、单缓冲和直通三种工作方式。双缓冲工作方式可以进行二级缓冲，单缓冲工作方式只能

9、进行一级缓冲，而直通工作方式时不进行缓冲。5.应用实例应用实例图 5.5 是 DAC0832 与 CPU 的硬件连接图。CPU 通过低 8 位数据线与 DAC0832 通信，DAC0832 接成双缓冲工作方式，端口地址为 80H86H 中的偶地址和 88H8EH 中的偶地址。第5章 数/模转换器图 5.5 DAC0832 的典型硬件连接图第5章 数/模转换器第5章 数/模转换器在图 5.5 中，V OUT1=-I OUT1 R FB=-V REF N/(256 R FB)R FB=-N/256 V REF。V OUT1 模拟输出电压的极性总是与 V REF 极性相反，为单极性输出。V OUT2

10、 模拟输出电压可利用基尔霍夫节点电流定律列出方程:第5章 数/模转换器当 FFH N 80H 时，V OUT2 模拟输出电压的极性和 V REF 相同;当 80H N 0 时，V OUT2 模拟输出电压的极性和 V REF 相反;当 N=80H 时，V OUT2=0V。可以根据应用场合的需要，将 D/A 转换接口芯片接成单极性输出或双极性输出。当要监视的物理量有方向性时(例如角度的正向与反向、速度的增大与减小等)，要求 D/A 转换的输出必须是双极性的。第5章 数/模转换器第5章 数/模转换器5.4 高速高速 D/A 转换器转换器 AD97515.4.1 AD9751 概述概述AD9751 是

11、一个双输入端口的超高速 10 位 D/A 转换器。AD9751 内含一个高性能的10位D/A内核、一个基准电压和一个数字接口电路。AD9751可工作于300 MSPS(MillionSamplesPerSecond)，且仍可保持优异的交流和直流特性。第5章 数/模转换器AD9751 采用先进的低成本 0.35 m 的 CMOS 工艺制造。它能在单电源 2.73.6V 下工作，其功耗小于 300mW。AD9751 具有如下主要特点:为高速 TxDAC 系列成员之一，且与该系列其他芯片的引脚兼容，可提供 10、12 和14 位的分辨率。具有超高速的 300MSPS 转换速率。带有双 10 位锁存和

12、多路复用输入端口。内含时钟倍增器，可采用差分和单端时钟输入。功耗低，在 2.73.6V 的单电源时，其功率低于 300mW。片内带有 1.20V 且具有温度补偿的电压基准。第5章 数/模转换器5.4.2 AD9751 功能结构功能结构AD9751 的内部原理结构如图 5.6 所示，管脚排列及说明如图 5.7 和表 5.1 所示。AD9751 的数字接口包括两个缓冲锁存器以及控制逻辑。当输入时钟占空比不为 50%时，可以使用内部频率锁相环电路(PLL)。频率锁相环电路将以 2 倍于外部应用时钟的速度来驱动 DAC 锁存器，并可从两个输入数据通道上交替传输数据信号。其输出传输数据率是单个输入通道数

13、据率的 2 倍。当输入时钟的占空比为 50%或者对于时钟抖动较为敏感时，该锁相环可能失效，此时芯片内的时钟倍增器将启动。因而当锁相环失效时，可使用时钟倍增器，或者在外部提供 2 倍频的时钟并在内部进行 2 分频。第5章 数/模转换器图 5.6 AD9751 的内部原理结构第5章 数/模转换器图 5.7 AD9751 的管脚排列第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器CLK 输入端(CLK+/CLK-)能以差分方式或者单端方式驱动，这时时钟信号幅度可低至 1V 的峰峰值。AD9751 有两个差分电流输出端口 IOUTA 和 I OUTB 分别由 PORT 1和PORT 2 控

14、制。PORT 1 和 PORT 2 的 10 位并行数据分别通过锁存器和多路复用器(MUX)输入 DAC。DAC 的参考电压受参考电压输入/输出端 REFIO 和满刻度电流输出调节端FSADJ 控制。第5章 数/模转换器AD9751 包括一个能提供高达满量程 20mA 电流的电流源阵列。该阵列被分成 31 个相等的电流源，并由它们组成 5 个最大有效位(MSB)。接下的 4 位(或中间位)由 15 个相等的电流源组成，它们的值为一个最大有效位电流源的 1/16，剩下的 LSB 是中间位电流源的二进制权值的一部分。AD9751 采用电流源实现中间位和较低位，提高了多量程时小信号的动态性能，并且有

15、助于维持 DAC 的高输出阻抗特性。第5章 数/模转换器AD9751 的满刻度输出电流由基准控制放大器决定，通过调节外部电位器可使电流在220mA 的范围内变化，而用外部电位器、基准控制放大器和电压基准 V REFIO 可组合设定基准电流 I REF。AD9751 的满刻度电流 I OUTFS 是 I REF 的 32 倍。AD9751 数模转 换 器 中 的 模 拟 和 数 字 部 分 各 有 自 己 独 立 的 供 电 电 源(AVDD 和DVDD)，因而可以独立地在 2.73.6V 的工作范围内工作。AD9751 的数字部分包括边沿触发锁存器和分段译码逻辑电路;而模拟部分则包括电流源及其

16、相关的差分开关，以及1.2V 的电压基准和一个基准电压控制放大器。第5章 数/模转换器5.4.3 参考电压和数字锁相环参考电压和数字锁相环1.参考电压参考电压参考电压 REFIO 脚既可作为输出端也可作为输入端。AD9751 内含一个 1.20V 的基准电压。当使用内部基准时，内部参考电压将反映到 REFIO 脚上。此时在引脚 REFIO 和ACOM 之间接 0.1 F 的电容可达到去耦的目的。同时，如果 REFIO 脚要用于电路的其他地方，还需加入一个外部缓冲放大器，以提高阻抗减少外部电路对 AD9751 内部参考电压的影响，如图 5.8(a)所示。第5章 数/模转换器当 AD9751 使用

17、外部参考电压时，如图 5.8(b)所示，可以使用更稳定的外部 1.20V参考电压来提高参考电压的稳定性，或采用一个变化的参考电压来实现增益控制。此时不再需要在 REFIO 和 ACOM 之间接 0.1 F 电容。第5章 数/模转换器图 5.8 AD9751 内部(a)外部缓冲放大电路第5章 数/模转换器图 5.8 AD9751 内部(b)参考电压电路第5章 数/模转换器不论使用何种参考电压方式，DAC 输出的满量程电流都为 32 倍的参考电压比上FSADJ 脚的外接电阻，例如图 5.8 中的 2k 电阻。因此改变外接电阻的阻值可以改变满量程电流的大小。AD9751 支持 220mA 的满量程电

18、流变化范围。第5章 数/模转换器2.锁相环时钟锁相环时钟锁相环(Phase-LockedLoop，PPL)时钟是一个闭环的反馈控制系统，如图 5.9 所示。锁相环由鉴相器(PhaseDetector，PD)、环路滤波器(LoopFilter，LF)和压控 振荡器(VolatgeControlledOscillator，VCO)组成。鉴相器用来鉴别输入信号 U r 与输出信号 U o之间的相位差，并输出误差电压 U d。U d 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器的控制电压 U c。U c 作用于压控振荡器的结果是把它的输出振荡频率拉向参考信号频率，当二者相等时，环路被锁

19、定，称为入锁。维持锁定的直流控制电压由鉴相器提供。鉴相器的两个输入信号间留有一定的相位差。第5章 数/模转换器图 5.9 锁相环原理第5章 数/模转换器AD9751 的 PLL 可用来产生用于边沿触发锁存器、多路选择器以及 DAC 所必需的内部同步 2 倍时钟。PLL 电路包括一个相位检测器、电荷泵、压控振荡器、输入数据率范围控制电路、时钟逻辑电路和输入/输出端控制电路。当使用内部 PLL 时，RESET 接地;而当 AD9751 处于 PLL 有效模式时，LOCK 作为内部相位检测器的输出。当它被锁定时，该模式下的锁定输出为逻辑“1”。第5章 数/模转换器当 PLL 的 VDD 脚接 3V

20、电压时，PLL 处于工作状态。表 5.2 给出了当 PLL 有效时的DIV 0 和 DIV 1 脚在不同状态下的输入时钟频率范围。当频率锁相环电路的 VDD 接地时，频率锁相环电路将处于无效状态。此时，外部时钟必须以合适的 DAC 输出更新数据率来驱动 CLK 的输入端。存在于输入端口 1 和端口 2 的数据的速率和定时依赖于 AD9751 是否交替输入数据，或者仅仅响应单端口上的数据。第5章 数/模转换器第5章 数/模转换器5.4.4 数字输入和模拟输出数字输入和模拟输出AD9751 的数字输入端包括两个通道 PORT 1 和 PORT 2，每个通道有 10 个数据输入引脚，同时还有一对差分

21、时钟输入引脚。10 位并行数据输入遵循标准的直接二进制编码形式。DB9 为最高有效位(MSB)，DB0 为最低有效位(LSB)。当所有数据位都为逻辑“1”时，I OUTA 产生满刻度输出电流。而 I OUTB 产生与 I OUTA 互补的输出，也就是 I OUTB 为满刻度输出电流减去 IOUTA。当 PLL 有效时，或者当使用内部时钟倍增器时，DAC 输出端在每一个输入时钟周期均被更新两次，其时钟输入速率高达 150MSPS。这使得 DAC 的输出更新率为 300MSPS。第5章 数/模转换器AD9751 有一个灵活的差分时钟输入端口，采用独立的电源(CLKVDD，CLKCOM)可以获得最优

22、的防抖动特性。两个时钟输入端 CLK+和 CLK-可由单端或差分时钟源所驱动。对单端工作来说，CLK+应被一个逻辑电平所驱动，而 CLK-则应被设置为一个等于1/2CLKVDD 的门限电压 V THRESHOLD。这可以通过如图 5.10(a)所示的一个电阻分压器/电容网络来实现。而对于差分工作情况，CLK+和 CLK-都应当通过一个如图 5.10(b)所示的电阻分压网络被偏置到 CLKVDD/2 来完成。差分时钟模式下，CLK+和 CLK-的电平相反，可以提高有效输入电平幅度，有利于在高速时钟时弥补时钟信号的衰减。第5章 数/模转换器图 5.10 AD9751 单端(a)电阻分压器/电容网络

23、;(b)时钟驱动电路第5章 数/模转换器AD9751 有两个互补的电流输出端 I OUTA 和 I OUTB，可以配置成单端或差分两种工作模式。IOUTA 和 I OUTB 可通过一个负载电阻 R LOAD 被转换成互补的单端电压输出 V OUTA 和 V OUTB。而使差分电压 V DIFF 存在于 V OUTA 和 V OUTB 之间，同时也可以通过一个变压器或差分放大器来将差分信号转换成单端电压，如图 5.11(a)所示。图 5.11(a)中 I OUTA 和 I OUTB 分别通过 25 电阻接地，产生的电压差驱动放大器 AD8047 产生单端双极性电压信号。另外，AD9751也可以设

24、置成单极性输出模式，如图 5.11(b)所示。图 5.11(b)中放大器将 I OUTA 虚地，输出电压为负的 IOUTA 乘以 R FB。第5章 数/模转换器图 5.11 AD9751 放大器双极性差分耦合(a)差分信号转换为单端电压;(b)输出电路第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章

25、数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章 数/模转换器第5章

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